Front de Libération des FPGA

De la résistance à la révolution
Aller au contenu
  • FLF
    • SEO page
    • Service
    • Web
    • Mentions légales
  • Événements
  • Logiciel
    • FPGA map
    • Simulation
    • IHM
    • Placement-routage, Bitstream
    • Synthèse
  • Tips & Tricks
  • Langages HDL
    • Bluespec
    • CDL
    • Chisel
    • CλaSH
    • Migen
    • MyHDL
    • RubyRTL
    • SpinalHDL
    • Verilog/SystemVerilog
    • VHDL
  • Matériel
    • Dev kits
    • Reverse engineering projects
    • Cœurs
    • Fondeurs FPGA

Événements

Un  calendrier pour avoir une idée des événements à venir au sujet des outils libre pour les FPGA/ASIC.

Agenda
Agenda
Jour
Mois
Semaine
octobre 2021 Oct 2021

Il n’y a aucun évènement à venir pour le moment.

octobre 2021 Oct 2021
S’abonner
  • Ajouter au calendrier Timely
  • Ajouter à Google
  • Ajouter à Outlook
  • Ajouter au calendrier Apple
  • Ajouter à un autre calendrier
  • Exporter vers XML

Catégories

RSS Actualités

  • Cocotb 1.6.0 provides better HDL datatypes, improved coroutine scheduling, and much more 21 octobre 2021
    Cocotb 1.6.0 est sortie(Permalink)
  • T-Head Semiconductor Co., Ltd. 20 octobre 2021
    versions open source (avec les sources verilog) des cores RISCV que sort alibaba !(Permalink)
  • Статическое в SystemVerilog - SystemVerilog - Языки - Каталог статей - FPGA-Systems 20 octobre 2021
    Article qui semble intéressant sur la simulation en SystemVerilog ... mais c'est du russe !(Permalink)
  • Sipeed Tang 4K ramblings - jaeblog jaeblog 20 octobre 2021
    Une super note de blog sur la carte Tang Nano 4k(Permalink)
  • ekiwi/open-source-formal-verification-for-chisel 19 octobre 2021
    (Permalink)
  • FPGA Boards Add VGA And HMDI Interfaces To The Original Game Boy | Hackaday 15 octobre 2021
    (Permalink)
  • antmicro/verilator-dynamic-scheduler-examples 14 octobre 2021
    On peut désormais faire de la simulation UVM avec Verilator, grace  à l'ajout du scheduler dynamic par Antmicro(Permalink)
  • Sortie de la version 0.10 de Yosys - LinuxFr.org 4 octobre 2021
    Wow, j'avais complètement oublié que j'avais fait une dépêche sur le même sujet en 2018 ! (yosys): https://linuxfr.org/news/sortie-de-yosys-open-synthesis-suite-0-8 Peut-être devrais-je consulter ...(Permalink)
  • Best Practices for Sharing FPGA Designs - Open Source Hardware Association 3 octobre 2021
    (Permalink)
  • intel/rohd: The Rapid Open Hardware Development (ROHD) framework is a framework for describing and verifying hardware in the Dart programming language. ROHD enables you to build and traverse a graph of connectivity between module objects using unrestricted software. 3 octobre 2021
    Un HDL basé sur Dart ?(Permalink)

Étiquettes

  • bitstream
  • Chisel
  • Chisel3
  • cocotb
  • debian
  • ecp5
  • eFPGA
  • FPGA
  • ghdl
  • gowin
  • hdl
  • icarus
  • ice40
  • icestorm
  • kit
  • livre
  • Migen
  • nextpnr
  • openFPGALoader
  • orangecrab
  • pinout
  • présentation
  • python
  • risc-v
  • riscv
  • Scala
  • simulation
  • sipeed
  • spartan3
  • synthèse
  • systemVerilog
  • T8
  • tang_nano
  • tip
  • Trion
  • truc
  • verilator
  • verilog
  • vhdl
  • vivado
  • wavedrom
  • xilinx
  • yosys
  • évenement
  • évenements
octobre 2021
L M M J V S D
 123
45678910
11121314151617
18192021222324
25262728293031
« Sep    
Fièrement propulsé par WordPress