{"id":1337,"date":"2020-01-20T22:28:00","date_gmt":"2020-01-20T21:28:00","guid":{"rendered":"http:\/\/www.fabienm.eu\/flf\/?p=1337"},"modified":"2020-01-20T22:28:00","modified_gmt":"2020-01-20T21:28:00","slug":"la-liberation-des-fpga-et-des-asic-bien-engagee-pour-2020","status":"publish","type":"post","link":"http:\/\/www.fabienm.eu\/flf\/la-liberation-des-fpga-et-des-asic-bien-engagee-pour-2020\/","title":{"rendered":"La lib\u00e9ration des FPGA et des ASIC bien engag\u00e9e pour\u00a02020"},"content":{"rendered":"\n

[D\u00e9p\u00eache publi\u00e9e initialement sur LinuxFR.<\/a>]
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En d\u00e9but d\u2019ann\u00e9e 2019 se posait la question de savoir si ce serait l\u2019ann\u00e9e de la lib\u00e9ration des FPGA<\/a>. En ce d\u00e9but d\u2019ann\u00e9e 2020, essayons de faire un bilan.<\/p>\n\n\n\n

FPGA, ASC, HDL, RISC\u2011\u2164 et PCB sont les chapitres que nous allons d\u00e9couvrir dans la suite de cet article. Si vous connaissez d\u00e9j\u00e0 ces sigles et acronymes, vous allez adorer\u202f; mais si vous ne les connaissez pas, c\u2019est indispensable car ces vocables sont \u00e0 la base de la culture universelle de notre si\u00e8cle.<\/p>\n\n\n\n

Nous sommes actuellement arriv\u00e9s \u00e0 un moment cl\u00e9 pour le mat\u00e9riel informatique. Il en est au m\u00eame point que le logiciel libre en \u00e9tait en 2000, quand il est devenu mature. Le mouvement est lanc\u00e9 et les projets deviennent utilisables. On ne r\u00eave plus\u2026<\/p>\n\n\n\n

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FPGA<\/h1>\n\n\n\n

\u00c0 condition de choisir son FPGA<\/a> cible, il est aujourd\u2019hui possible de faire son d\u00e9veloppement int\u00e9gralement \u00e0 base de logiciels libres. Tout cela principalement gr\u00e2ce \u00e0 Yosys et Nextpnr.<\/p>\n\n\n\n

Les grandes avanc\u00e9es de Yosys<\/h2>\n\n\n\n

Yosys<\/a> est un logiciel libre de synth\u00e8se [[Verilog]]. Il permet de convertir un mod\u00e8le Verilog en une netlist<\/em>. La netlist<\/em> est tout simplement un sch\u00e9ma \u00e9lectronique comme on peut en faire avec un logiciel de saisie de sch\u00e9ma. On relie entre eux des connecteurs d\u2019entr\u00e9es\u2010sorties de composants pour r\u00e9aliser un circuit \u00e9lectronique.<\/p>\n\n\n\n

Cependant, en g\u00e9n\u00e9ral, un logiciel de synth\u00e8se cible des FPGA<\/a> ou des ASIC<\/a> qui ont leurs propres biblioth\u00e8ques de composants. Et la netlist<\/em> g\u00e9n\u00e9r\u00e9e est au format texte, m\u00eame si une fonction de Yosys permet d\u2019afficher le \u00ab sch\u00e9ma \u00bb au moyen de Graphviz.<\/p>\n\n\n\n

Yosys augmente le nombre des FPGA officiellement pris en charge avec les FPGA de Gowin. L\u2019ing\u00e9nierie inverse du Gowin n\u2019est pas encore termin\u00e9e mais elle est d\u00e9j\u00e0 utilisable. C\u2019est tout le travail de Pepijn De Vos avec son Project Apicula<\/a>.<\/p>\n\n\n\n

Plusieurs gammes de FPGA de Lattice<\/a> sont d\u00e9sormais prises en charge. En plus du ICE40 initial, les ECP5 sont maintenant parfaitement utilisables et les nouveaux CrossLink (Nexus) sont en cours de \u00ab reverse\u2009engineering<\/em> \u00bb (r\u00e9tro\u2011ing\u00e9nierie, voir ci\u2011dessous) avec le Project Oxide<\/a> de David Sha.<\/p>\n\n\n\n

Hormis la partie placement routage et bitstream<\/em>, les FPGA de la s\u00e9rie 7 de Xilinx sont assez bien g\u00e9r\u00e9s par Yosys (mais Yosys ne fait pas le placement\u2010routage<\/a>). Et Google a fait un petit cadeau \u00e0 la communaut\u00e9 libre en annon\u00e7ant financer<\/a> la prise en charge des (pas si) vieux Spartan3 et Spartan6.<\/p>\n\n\n\n

NextPnR, le placement\u2010routage libre<\/h2>\n\n\n\n

Nextpnr<\/a> est un logiciel libre permettant de faire le [placement\u2010routage(https:\/\/fr.wikipedia.org\/wiki\/Placement-routage). Le principe est assez simple, un FPGA disposant d\u2019une matrice de composants grav\u00e9s sur la puce, il faut d\u00e9cider quel composant de la netlist<\/em> g\u00e9n\u00e9r\u00e9e par le logiciel de synth\u00e8se ira sur quel composant pr\u00e9sent dans le FPGA. Une fois les composants plac\u00e9s, il faut router les entr\u00e9es\u2010sorties en r\u00e9alisant les connexions.<\/p>\n\n\n\n

Nextpnr est aujourd\u2019hui parfaitement utilisable pour les FPGA ICE40 et ECP5 de Lattice. Pour les FPGA de Gowin, cela ne saurait tarder \u00e0 mon avis.<\/p>\n\n\n\n

R\u00e9tro\u2011ing\u00e9nierie<\/h2>\n\n\n\n

Pour configurer un FPGA (\u00e9tablir les liens entre les bascules) il faut t\u00e9l\u00e9charger un bitstream<\/em>. Le format de ce bitstream<\/em> n\u2019est document\u00e9 par aucun constructeur de FPGA. Nous sommes oblig\u00e9s de passer par les outils (gratuits, en g\u00e9n\u00e9ral) fournis par le constructeur pour le g\u00e9n\u00e9rer.
\nBien que n\u2019\u00e9tant pas document\u00e9, le format n\u2019est pas non plus chiffr\u00e9, il est donc parfaitement possible de l\u2019\u00e9tudier par ing\u00e9nierie inverse pour le documenter.
\nDe plus en plus de projets de FPGA par ing\u00e9nierie inverse de bitstream<\/em> voient le jour. Votre serviteur tente de maintenir une liste de ces projets sur son blog<\/a> en donnant l\u2019\u00e9tat d\u2019avancement des projets.
\nOn d\u00e9compte au moins neuf projets plus ou moins avanc\u00e9s de r\u00e9tro\u2011ing\u00e9nierie :<\/p>\n\n\n\n