{"id":1571,"date":"2020-07-05T19:37:09","date_gmt":"2020-07-05T18:37:09","guid":{"rendered":"http:\/\/www.fabienm.eu\/flf\/?p=1571"},"modified":"2020-07-05T19:38:00","modified_gmt":"2020-07-05T18:38:00","slug":"google-libere-les-asic-avec-un-pdk-open-source-en-130%e2%80%afnm","status":"publish","type":"post","link":"http:\/\/www.fabienm.eu\/flf\/google-libere-les-asic-avec-un-pdk-open-source-en-130%e2%80%afnm\/","title":{"rendered":"Google lib\u00e8re les ASIC avec un PDK open source en 130\u202fnm"},"content":{"rendered":"\n

[D\u00e9p\u00eache publi\u00e9e initialement sur LinuxFR]<\/a><\/p>\n\n\n\n

La lib\u00e9ration des FPGA<\/a> s\u2019acc\u00e9l\u00e8re \u00e0 grands pas, il devient presque difficile de suivre toutes les nouvelles sur le sujet. Mais les FPGA ne doivent pas nous faire oublier leurs grands fr\u00e8res que sont les ASIC<\/a>.
Un FPGA est un composant ayant un silicium d\u00e9j\u00e0 \u00ab grav\u00e9 \u00bb mais o\u00f9 il est possible de reconfigurer les connexions entre les \u00e9l\u00e9ments logiques \u00e0 volont\u00e9. Dans le cas d\u2019un ASIC, on va cette fois graver directement les transistors sur un silicium vierge et les relier via des couches m\u00e9taliques une fois pour toutes. Il ne faut surtout pas se planter \u00e0 l\u2019\u00e9tape de conception car on ne pourra pas modifier les interconnexions une fois la production lanc\u00e9e.<\/p>\n\n\n\n

Pour r\u00e9aliser un ASIC, il faut fournir un plan des masques de chaque couche de dopage du silicium ainsi que des couches m\u00e9taliques. Voici par exemple la repr\u00e9sentation d\u2019une bascule D<\/a> :
\"Une<\/p>\n\n\n\n

Pour ce faire, on va partir d\u2019une description RTL (Register Transfert Level<\/a><\/em>) du composant, similaire aux descriptions utilis\u00e9es pour les FPGA \u2013 la plupart du temps du Verilog ou du VHDL \u2014 que nous allons \u00ab synth\u00e9tiser \u00bb en une Netlist. La suite va ressembler (de loin) \u00e0 du placement\u2010routage et de la simulation analogique\u2010num\u00e9rique, comme on peut le voir avec la conception de carte \u00e9lectronique.<\/p>\n\n\n\n

Le flot de conception typique du monde du mat\u00e9riel est donn\u00e9 dans une des diapositives de la pr\u00e9sentation de Tim Ansell<\/a> ci\u2011dessous :
\"Flot<\/p>\n\n\n\n

La partie langage de description du mat\u00e9riel et simulation est d\u00e9j\u00e0 largement lib\u00e9r\u00e9e. Il existe des tas de composants open source<\/em> d\u00e9crits en VHDL et\/ou en Verilog \u00e0 pr\u00e9sent. Les outils de synth\u00e8se libres arrivent aujourd\u2019hui \u00e0 maturit\u00e9 avec Yosys<\/a>, bien s\u00fbr, pour le Verilog (et bient\u00f4t mature pour le VHDL gr\u00e2ce au greffon GHDL-yosys<\/a>), mais aussi Alliance<\/a> pour le VHDL.<\/p>\n\n\n\n

Les trois piliers logiciels (EDA pour les outils, PDK les donn\u00e9es et RTL le design) permettant de r\u00e9aliser un ASIC sont donn\u00e9s dans une autre diapo de Tim ci\u2011dessous :
\"Sch\u00e9ma<\/p>\n\n\n\n

Une fois la description \u00ab RTL \u00bb du composant synth\u00e9tis\u00e9e, il nous reste beaucoup d\u2019\u00e9tapes \u00e0 franchir avant d\u2019obtenir une description des masques de gravure permettant la fabrication proprement dite. Toutes ces \u00e9tapes n\u00e9cessitent l\u2019utilisation de logiciels sp\u00e9cifiques pour r\u00e9aliser les masques, construire l\u2019arbre d\u2019horloge, simuler en analogique certaines parties, concevoir les alimentations\u2026 Beaucoup de logiciels libres existent pour cela, tous ne sont pas matures ou restent tr\u00e8s universitaire dans leur version open source<\/em>. Mais il est possible de les utiliser tout de m\u00eame pour r\u00e9aliser un composant, comme l\u2019a d\u00e9montr\u00e9 Tim Edwards<\/a> avec le Raven<\/a> (un microcontr\u00f4leur RISC\u2011V<\/a> \u00e0 base de PicoRV32<\/a>).<\/p>\n\n\n\n

Cependant, m\u00eame s\u2019il n\u2019a utilis\u00e9 que des logiciels libres pour r\u00e9aliser le Raven, Tim n\u2019a pas pu acc\u00e9der \u00e0 la description physique des composants num\u00e9riques qu\u2019il utilisait. Il a d\u00fb se contenter de \u00ab bo\u00eetes noires \u00bb repr\u00e9sentant chaque fonction logique \u00e0 assembler pour r\u00e9aliser le microcontr\u00f4leur. En effet, tous ces logiciels libres demeurent quasiment inutiles si l\u2019on n\u2019a pas acc\u00e8s \u00e0 la description physique de la technologie cible utilis\u00e9e. Les fondeurs de silicium fournissent un PDK (process design kit<\/em>) contenant des biblioth\u00e8ques de composants avec la description physique de leurs technologies, ainsi que la g\u00e9om\u00e9trie de chaque transistor et les mod\u00e8les de simulations spice<\/em> permettant de valider le comportement analogique. Et pour avoir acc\u00e8s \u00e0 ces PDK, la vente de vos deux reins ne suffira pas, m\u00eame si vous signez les triples NDA (accord de non\u2011divulgation) avec votre sang. Ce PDK reste le gros frein \u00e0 la lib\u00e9ration du mat\u00e9riel, un caillou dans la chaussure du mat\u00e9riel libre. C\u2019est ce que Google a bien compris en finan\u00e7ant le d\u00e9veloppement d\u2019un PDK libre via la soci\u00e9t\u00e9 SkyWater : le SKY130<\/a>.<\/p>\n\n\n\n

La publication du SKY130 vient d\u2019\u00eatre annonc\u00e9e cette semaine par Tim Ansell lors d\u2019un \u00ab dial\u2011up<\/em> \u00bb<\/a> de la FOSSi Foundation<\/a>. Comme son nom l\u2019indique, ce PDK cible la technologie 130\u202fnm. Cette taille de gravure peut sembler obsol\u00e8te quand on sait qu\u2019Intel fabrique de plus en plus en 7\u202fnm, et commence m\u00eame \u00e0 tester le 4\u202fnm. Mais les cha\u00eenes de fabrication de silicium avec cette finesse de gravure permettent un co\u00fbt de production tr\u00e8s raisonnable pour des performances qui ne sont pas non plus ridicules. SiFive, par exemple, a sorti un microcontr\u00f4leur 32 bits RISC\u2011V (E310<\/a>) grav\u00e9 en 180\u202fnm et tout de m\u00eame cadenc\u00e9 \u00e0 320\u202fMHz. Il est donc possible de r\u00e9aliser beaucoup de chose avec du 130\u202fnm.<\/p>\n\n\n\n

Et pour promouvoir son PDK et f\u00e9d\u00e9rer une communaut\u00e9 de passionn\u00e9s, hobbyistes, universitaires, \u00ab startupeuses \u00bb, etc., Google a d\u00e9cid\u00e9 de produire quarante projets \u00e0 base de ce PDK tous les six mois et gratuitement. Le premier \u00ab shuttle \u00bb est pr\u00e9vu pour novembre. Pour \u00eatre dans le wagon, il faut que son projet soit open source<\/em> et le soumettre au site en ligne efabless.com<\/a><\/em>. Visiblement, la m\u00e9thode de choix des projets retenus n\u2019est pas encore bien d\u00e9finie\u202f; mais si vous \u00eates retenu, vous aurez une r\u00e9ponse par courriel.<\/p>\n\n\n\n

Il est temps pour LinuxFr.org<\/em> de faire passer TapTempo dans une autre sph\u00e8re que le simple programme en Brainfuck<\/a> et de proposer un composant \u00e9lectronique TapTempoASIC<\/a>\u202f!<\/p>\n\n\n\n

Et pourquoi ne pas proposer un FPGA en 130\u202fnm\u202f? M\u00eame si aujourd\u2019hui les FPGA sont plus proches du 40\u202fnm, un FPGA open source<\/em> comme le kFPGA<\/a> de killruana<\/a><\/em>, \u00e7a aurait la classe.<\/p>\n\n\n\n

Aller plus loin<\/h2>\n\n\n\n