{"id":1670,"date":"2021-04-29T19:34:53","date_gmt":"2021-04-29T18:34:53","guid":{"rendered":"http:\/\/www.fabienm.eu\/flf\/?p=1670"},"modified":"2021-04-29T19:34:53","modified_gmt":"2021-04-29T18:34:53","slug":"compteur-de-build-en-chisel","status":"publish","type":"post","link":"http:\/\/www.fabienm.eu\/flf\/compteur-de-build-en-chisel\/","title":{"rendered":"Compteur de \u00abbuild\u00bb en Chisel"},"content":{"rendered":"\n

Ais-je bien t\u00e9l\u00e9charg\u00e9 la derni\u00e8re version de mon gateware<\/strong> dans ce montage ?<\/p>\n\n\n\n

C’est un probl\u00e8me classique quand on fait de l’embarqu\u00e9, entre l’\u00e9diteur de code, la g\u00e9n\u00e9ration du code bas niveau (Verilog dans le cas de Chisel) le logiciel de synth\u00e8se\/placement-routage et le t\u00e9l\u00e9chargement du bitstream<\/strong>, il y a plein de fa\u00e7on de se tromper de version du logiciel s’ex\u00e9cutant r\u00e9ellement dans le montage. Et l’on peu passer des heures \u00e0 chercher un bug dans son syst\u00e8me en modifiant des lignes de code alors que le probl\u00e8me vient d’une m\u00eame (vieille) version t\u00e9l\u00e9charg\u00e9e \u00e9ternellement.<\/p>\n\n\n\n

Pour s’assurer que le gateware qui se trouve dans le FPGA<\/strong> soit bien le dernier g\u00e9n\u00e9r\u00e9 il faut trouver une mani\u00e8re d’y enregistrer une valeur qui sera diff\u00e9rente \u00e0 chaque fois.<\/p>\n\n\n\n

On pourrait mettre une version \u00aben dur\u00bb dans nos sources, mais l’exp\u00e9rience montre que l’on oublie 4 fois sur 5 de l’incr\u00e9menter avant de g\u00e9n\u00e9rer le fichier. Toute bonne d\u00e9veloppeuse et tout bon d\u00e9veloppeur versionne son projet avec un gestionnaire de version. On pourrait du coup mettre le num\u00e9ro de commit. Sauf que l’on ne commit pas toujours la modification avant de la tester.<\/p>\n\n\n\n

Une autre astuce consiste \u00e0 mettre la date EPOCH<\/strong><\/a>. De cette mani\u00e8re nous avons la date et l’heure pr\u00e9cise de la synth\u00e8se du gateware. Cette solution est int\u00e9ressante mais elle pose rapidement un probl\u00e8me d’occupation du FPGA<\/strong>. En effet, le temps en secondes filant assez rapidement nous avons besoin de registres de 32 bits minimum voir m\u00eame 64bits. Ce qui est plut\u00f4t inutile pour compter les builds …<\/p>\n\n\n\n

Compter les builds ?<\/strong><\/p>\n\n\n\n

La voila la solution toute simple, il suffit d’enregistrer un compteur dans un fichier texte. \u00c0 chaque build, une fonction vient lire la valeur et l’incr\u00e9mente. Pour rester \u00e0 jour il nous suffit ensuite de versionner ce fichier avec le reste du code. M\u00eame si le nombre de build est grand, on n’aura rarement besoin d’en faire plus de quelques millier, ce qui rentrera tr\u00e8s bien dans un registre de 16 bits voir moins. <\/p>\n\n\n\n

Voici comment faire en Scala<\/strong> avec Chisel<\/strong>.<\/p>\n\n\n\n

Dans un package avec les utilitaires \u00abpersonnel\u00bb :<\/p>\n\n\n\n

package myutil\n<\/code><\/pre>\n\n\n\n
On importe les packages d’entr\u00e9es sorties  pour lire\/\u00e9crire dans les fichiers textes:<\/p>\n\n\n\n
\/\/ Pour fromFile()\nimport scala.io.Source\n\/\/ Pour PrintWriter()\nimport java.io._<\/code><\/pre>\n\n\n\n
Puis on cr\u00e9e une fonction de lecture \u00e9criture dans un objet personnel MyUtility :<\/p>\n\n\n\n
\n  def genCountVers(className: String = null): Option[Int] = {\n    if(className == null){\n      return None\n    }\n    println(\"generate counter for class \" + className)\n    val filename = \"src\/main\/scala\/util\/gen_count_vers.txt\"\n    val versmap = scala.collection.mutable.Map[String,Int]()\n\n    \/* read file to hashmap*\/\n    val fp = Source.fromFile(filename)\n    for(v <- fp.getLines.map(_.split(\",\").map(_.trim))){\n      versmap(v(0)) = v(1).toInt\n    }\n    fp.close()\n  \n    \/* get and increment version *\/\n    val version = versmap.get(className)\n    if(version == None){\n      versmap(className) = 0\n    } else {\n      versmap(className) = version.get.toInt + 1\n    }\n\n    \/* write back file*\/\n    val fpw = new PrintWriter(new File(filename))\n    for ((hname, hvalue) <- versmap) {\n      fpw.write(hname + \",\" + hvalue + \"\\n\")\n    }\n    fpw.close()\n\n    \/* return version *\/\n    version match {\n      case Some(s) => Some(s.toInt + 1)\n      case None => Some(0)\n    }\n  }<\/code><\/pre>\n\n\n\n
La fonction genCountVers()<\/code> va ouvrir le fichier texte gen_count_vers.txt<\/code>, qui est un \u00abCSV\u00bb compos\u00e9 du nom de classes et d’un num\u00e9ro. Si le nom de la classe pass\u00e9 en param\u00e8tre n’existe pas la fonction va l’ajouter avec un compteur \u00e0 zero.<\/p>\n\n\n\n
 Nous n’avons plus qu’a appeler la fonction genCounterVers() avec le nom de la classe (ou autre) de notre choix pour la fourrer dans un registre lisible via notre interface (spi, wisbone, i2c, jtag, …) directement sur le FPGA :<\/p>\n\n\n\n
val buildnum = MyUtility.genCounterVers(\"MyTopClasse\").get<\/code><\/pre>\n\n\n\n
<\/code><\/pre>\n","protected":false},"excerpt":{"rendered":"
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