{"id":1946,"date":"2022-02-16T22:22:33","date_gmt":"2022-02-16T21:22:33","guid":{"rendered":"http:\/\/www.fabienm.eu\/flf\/?p=1946"},"modified":"2022-02-16T22:22:34","modified_gmt":"2022-02-16T21:22:34","slug":"clear-production-du-premier-microcontroleur-avec-un-efpga-completement-open-source","status":"publish","type":"post","link":"http:\/\/www.fabienm.eu\/flf\/clear-production-du-premier-microcontroleur-avec-un-efpga-completement-open-source\/","title":{"rendered":"CLEAR, production du premier microcontr\u00f4leur avec un eFPGA compl\u00e8tement open-source"},"content":{"rendered":"\n<p><a href=\"https:\/\/linuxfr.org\/news\/clear-production-du-premier-microcontroleur-avec-un-efpga-completement-open-source\">[dep\u00eache parue initialement sur<strong> LinuxFR<\/strong>]<\/a><\/p>\n\n\n\n<p>CLEAR est un microcontr\u00f4leur RISC-V (<a href=\"https:\/\/github.com\/SpinalHDL\/VexRiscv\">VexRISCV<\/a>) muni d\u2019un <a href=\"https:\/\/flex-logix.com\/efpga\/what-is-efpga.html\">eFPGA<\/a> grav\u00e9 en 130 nm et produit avec le programme chipignite de la soci\u00e9t\u00e9 de production d&rsquo;<a href=\"https:\/\/fr.wikipedia.org\/wiki\/Application-specific_integrated_circuit\">ASIC<\/a> <a href=\"https:\/\/efabless.com\/\">Efabless<\/a>. La totalit\u00e9 du \u00ab&nbsp;dossier de fabrication&nbsp;\u00bb du composant est publi\u00e9e en open source.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Sommaire<\/h2>\n\n\n\n<ul class=\"wp-block-list\"><li><a href=\"https:\/\/linuxfr.org\/news\/clear-production-du-premier-microcontroleur-avec-un-efpga-completement-open-source#toc-openfpga-le-g%C3%A9n%C3%A9rateur-de-fpga\">openFPGA\u2009: le g\u00e9n\u00e9rateur de FPGA<\/a><\/li><li><a href=\"https:\/\/linuxfr.org\/news\/clear-production-du-premier-microcontroleur-avec-un-efpga-completement-open-source#toc-caravel-embarquez-votre-composant-avec-un-processeur-risc-v\">Caravel\u2009: embarquez votre composant avec un processeur RISC-V<\/a><\/li><li><a href=\"https:\/\/linuxfr.org\/news\/clear-production-du-premier-microcontroleur-avec-un-efpga-completement-open-source#toc-chipignite-les-asic-pour-tous\">Chipignite\u2009: les ASIC pour tous<\/a><\/li><li><a href=\"https:\/\/linuxfr.org\/news\/clear-production-du-premier-microcontroleur-avec-un-efpga-completement-open-source#toc-sky130-le-kit-asic-pdk-lib%C3%A9r%C3%A9\">Sky130\u2009: le \u00ab&nbsp;kit ASIC&nbsp;\u00bb (pdk) lib\u00e9r\u00e9<\/a><\/li><li><a href=\"https:\/\/linuxfr.org\/news\/clear-production-du-premier-microcontroleur-avec-un-efpga-completement-open-source#toc-open-mpw-shuttle-les-asicopen-source-gratuits-de-google\">Open MPW shuttle\u2009: les ASIC&nbsp;open source gratuits de google<\/a><\/li><li><a href=\"https:\/\/linuxfr.org\/news\/clear-production-du-premier-microcontroleur-avec-un-efpga-completement-open-source#toc-la-production-de-clear-en-financement-participatif\">La production de CLEAR en financement participatif<\/a><\/li><\/ul>\n\n\n\n<p>Un <a href=\"https:\/\/fr.wikipedia.org\/wiki\/Circuit_logique_programmable\">FPGA<\/a> est un type particulier de composant \u00e9lectronique. Il peut \u00eatre vu comme un \u00ab&nbsp;kit&nbsp;\u00bb de portes logiques avec des connexions reconfigurables \u00e0 l\u2019infini. Le tout est assembl\u00e9 dans un m\u00eame composant. Les constructeurs de FPGA gardent jalousement secr\u00e8te une partie de l\u2019architecture de leurs composants et ne fournissent m\u00eame pas la documentation permettant de les configurer. Il est n\u00e9cessaire de passer par leurs logiciels (binaires) pour g\u00e9n\u00e9rer le fichier de configuration appel\u00e9 <em>bitstream<\/em>.<br>La conception et la fabrication d\u2019un FPGA passent par les m\u00eames proc\u00e9d\u00e9s que pour n\u2019importe quel composant \u00e9lectronique num\u00e9rique (processeur, p\u00e9riph\u00e9rique, microprocesseur) : on part d\u2019un mod\u00e8le num\u00e9rique du composant que l\u2019on va transformer en un dessin \u00ab&nbsp;3D&nbsp;\u00bb du circuit final appel\u00e9 <a href=\"https:\/\/fr.wikipedia.org\/wiki\/GDSII\">GDSII<\/a>. Toute cette cha\u00eene de fabrication utilise un tas de formats et de standards jalousement gard\u00e9s secrets par les diff\u00e9rents acteurs de cette industrie. Il est \u00e9vident que les fabricants de FPGA gardent secret ces \u00ab\u202fdossiers de fabrication\u202f\u00bb.<\/p>\n\n\n\n<p><a href=\"https:\/\/linuxfr.org\/users\/martoni\/journaux\/enfin-une-chaine-de-developpement-completement-open-source-pour-un-fpga\">Il y a quelques ann\u00e9es<\/a>, Claire Clifford lib\u00e9rait le format des <em>bitstreams<\/em> de configuration du FPGA ice40 par r\u00e9tro-ing\u00e9nierie avec le projet <a href=\"https:\/\/connect.ed-diamond.com\/Open-Silicium\/os-017\/icestorm-une-chaine-de-developpement-libre-pour-fpga\">Icestorm<\/a>. D\u2019autres FPGA ont ensuite \u00e9t\u00e9 lib\u00e9r\u00e9s par ing\u00e9nierie inverse, sans soutien des diff\u00e9rents constructeurs.<\/p>\n\n\n\n<p>Un pas de plus dans la lib\u00e9ration des FPGA a \u00e9t\u00e9 franchi avec la production du <a href=\"https:\/\/linuxfr.org\/news\/eos-s3-le-bitstream-libere\">EOS S3<\/a> de la soci\u00e9t\u00e9 <a href=\"https:\/\/www.quicklogic.com\/products\/soc\/\">QuickLogic<\/a>. QuickLogic a publi\u00e9 le format du bitstream de la partie FPGA&nbsp;(eFPGA) de son composant et <a href=\"https:\/\/connect.ed-diamond.com\/hackable\/hk-040\/le-premier-fpga-avec-sa-chaine-de-developpement-open-source\">supporte officiellement les outils opensource<\/a>.<\/p>\n\n\n\n<p>Avec le CLEAR, on passe \u00e0 une toute autre \u00e9chelle de lib\u00e9ration pour les FPGA. En effet \u2014 cette fois \u2014 c\u2019est la totalit\u00e9 du \u00ab&nbsp;dossier de fabrication&nbsp;\u00bb qui est lib\u00e9r\u00e9. Commen\u00e7ons par le c\u0153ur du composant : openFPGA.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\" id=\"toc-openfpga-le-g\u00e9n\u00e9rateur-de-fpga\">openFPGA\u2009: le g\u00e9n\u00e9rateur de FPGA<\/h2>\n\n\n\n<figure class=\"wp-block-image\"><img decoding=\"async\" src=\"https:\/\/img.linuxfr.org\/img\/68747470733a2f2f6f70656e667067612e72656164746865646f63732e696f2f656e2f6d61737465722f5f696d616765732f6b346e345f617263682e706e67\/k4n4_arch.png\" alt=\"Architecture CLB d'openFPGA\" title=\"Exemple d'architecture qui peut-\u00eatre g\u00e9n\u00e9r\u00e9 avec openFPGA | Source : https:\/\/openfpga.readthedocs.io\/en\/master\/_images\/k4n4_arch.png\"\/><\/figure>\n\n\n\n<p>L\u2019architecture utilis\u00e9e dans le CLEAR est celle du projet <a href=\"https:\/\/openfpga.readthedocs.io\/en\/master\/\">openFPGA<\/a>. Le projet propose de g\u00e9n\u00e9rer une structure de FPGA&nbsp;\u00ab&nbsp;pr\u00eate \u00e0 graver&nbsp;\u00bb \u00e0 partir d\u2019un simple fichier de configuration de l\u2019architecture voulue. L\u2019objectif \u00e9tant de r\u00e9duire le temps de d\u00e9veloppement d\u2019un FPGA \u00e0 24 heures, au lieu des mois habituels.<\/p>\n\n\n\n<p>L\u2019architecture du eFPGA est constitu\u00e9e de 8\u202f\u00d7\u202f8 = 64 <a href=\"https:\/\/en.wikipedia.org\/wiki\/Logic_block\">CLB<\/a>. Chaque CLB contient quatre Blocs Logique \u00c9l\u00e9mentaire (BLE) avec \u00e0 chaque fois :<\/p>\n\n\n\n<ul class=\"wp-block-list\"><li>une <a href=\"https:\/\/qastack.fr\/electronics\/169532\/what-is-an-lut-in-fpga\">LUT<\/a> quatre entr\u00e9es<\/li><li>une bascule D (<a href=\"https:\/\/fr.wikipedia.org\/wiki\/Bascule_(circuit_logique)#Bascule_D\">Flip-Flop<\/a>) &#8211;&nbsp;un multiplexeur de sortie (MUX).<\/li><\/ul>\n\n\n\n<p>Ce type d\u2019architecture se retrouve dans tous les FPGA avec une variation sur le nombre d\u2019entr\u00e9es de la LUT. Cela nous permet de comparer les FPGA en termes de nombre de LUT.<\/p>\n\n\n\n<p>Avec le CLEAR nous avons donc un eFPGA de <strong>256 LUT<\/strong>. Pour comparer on peut parler du <a href=\"https:\/\/linuxfr.org\/news\/eos-s3-le-bitstream-libere\">EOS S3<\/a> qui poss\u00e8de <strong>891 LUT<\/strong> ou du <a href=\"https:\/\/linuxfr.org\/users\/martoni\/journaux\/enfin-une-chaine-de-developpement-completement-open-source-pour-un-fpga\">ICE40<\/a> dont la gamme d\u00e9bute \u00e0 <strong>384 LUT<\/strong> et monte jusqu\u2019\u00e0 environ <strong>8000 LUT<\/strong>.<\/p>\n\n\n\n<p>On parle donc d\u2019un tout petit eFPGA. Avec une architecture de FPGA open source, il est plus \u00e9vident de d\u00e9velopper des outils libres pour travailler sur ces FPGA. L\u2019outil de r\u00e9f\u00e9rence pour configurer les FPGA g\u00e9n\u00e9r\u00e9s avec openFPGA est issu majoritairement du projet <a href=\"https:\/\/verilogtorouting.org\/\">VTR<\/a> (Verilog To Routing).<\/p>\n\n\n\n<p>La partie FPGA ainsi g\u00e9n\u00e9r\u00e9e est pr\u00eate \u00e0 \u00eatre int\u00e9gr\u00e9e dans la caravelle.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\" id=\"toc-caravel-embarquez-votre-composant-avec-un-processeur-risc-v\">Caravel\u2009: embarquez votre composant avec un processeur RISC-V<\/h2>\n\n\n\n<p>La lectrice ou le lecteur aura certainement remarqu\u00e9 que le titre de la d\u00e9p\u00eache ne parle pas de FPGA mais de <strong>e<\/strong>FPGA. <strong><em>e<\/em><\/strong> qui signifie simplement \u00ab\u202fembedded\u202f\u00bb. Le FPGA g\u00e9n\u00e9r\u00e9 est embarqu\u00e9 dans un composant plus gros muni d\u2019un microprocesseur 32 bits nomm\u00e9 <a href=\"https:\/\/github.com\/SpinalHDL\/VexRiscv\">VexRisc<\/a> qui est openSource lui aussi.<\/p>\n\n\n\n<p>Ce processeur \u2014 d\u00e9velopp\u00e9 par Charles Papon avec le langage HDL <a href=\"https:\/\/github.com\/SpinalHDL\/SpinalHDL\">SpinalHDL<\/a> \u2014 est la base du <a href=\"https:\/\/fr.wikipedia.org\/wiki\/Syst%C3%A8me_sur_une_puce\">SoC<\/a> Caravel d\u00e9velopp\u00e9 par la soci\u00e9t\u00e9 eFabless et <a href=\"https:\/\/github.com\/efabless\/caravel\">open source lui aussi<\/a>.<\/p>\n\n\n\n<figure class=\"wp-block-image\"><img decoding=\"async\" src=\"https:\/\/img.linuxfr.org\/img\/68747470733a2f2f66696c65732e65662e6c696e6b2f696d616765732f73637265656e2d73686f742d33622e706e67\/screen-shot-3b.png\" alt=\"Synoptique g\u00e9n\u00e9ral du CLEAR\" title=\"Source : https:\/\/files.ef.link\/images\/screen-shot-3b.png\"\/><\/figure>\n\n\n\n<p>L\u2019objectif de Caravel est de proposer un SoC complet avec le CPU, quelques p\u00e9riph\u00e9riques (UART, SPI, GPIO, RAM\u2026) et une zone libre pour y graver un composant de son cru. Toute la partie \u00ab&nbsp;outils de d\u00e9verminage&nbsp;\u00bb est ainsi standardis\u00e9e avec tous les signaux n\u00e9cessaires au bon fonctionnement du projet cible.<\/p>\n\n\n\n<p>Avec cet outil libre, efabless veut d\u00e9mocratiser la fabrication de composant \u00e9lectronique et la rendre accessible aux petites PME, voire aux particuliers.<\/p>\n\n\n\n<p>Ce kit de d\u00e9veloppement est propos\u00e9 par la soci\u00e9t\u00e9 efabless avec son programme <em>chipignite<\/em>.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\" id=\"toc-chipignite-les-asic-pour-tous\">Chipignite\u2009: les ASIC pour tous<\/h2>\n\n\n\n<p>Avec le programme <a href=\"https:\/\/efabless.com\/chipignite\/2204C\">Chipignite d\u2019efabless<\/a>, il est en effet possible de faire produire 100 composants (ou 300 selon le bo\u00eetier choisi) pour moins de&nbsp;10\u202f000 $ grav\u00e9 en <a href=\"https:\/\/en.wikipedia.org\/wiki\/130_nm_process\">130\u202fnm<\/a>.<br>\u00c0 ce prix-l\u00e0, on a tous les outils de d\u00e9veloppement \u00e0 disposition ainsi que les biblioth\u00e8ques du kit de d\u00e9veloppement (<a href=\"https:\/\/www.zerotoasiccourse.com\/terminology\/pdk\/\">PDK<\/a>) en 130\u202fnm du fabricant, sans avoir \u00e0 signer d\u2019accord de non divulgation (NDA) pour lire l\u2019accord de non divulgation \u00e0 signer.<\/p>\n\n\n\n<p>Comme le nom de la soci\u00e9t\u00e9 le laisse entendre, efabless ne poss\u00e8de pas d\u2019usine de fabrication. Elle se contente de r\u00e9server des slots (shuttle) de fabrication dans l\u2019usine am\u00e9ricaine <a href=\"https:\/\/www.skywatertechnology.com\/\">skywater<\/a>.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\" id=\"toc-sky130-le-kit-asic-pdk-lib\u00e9r\u00e9\">Sky130\u2009: le \u00ab&nbsp;kit ASIC&nbsp;\u00bb (pdk) lib\u00e9r\u00e9<\/h2>\n\n\n\n<p><a href=\"https:\/\/www.skywatertechnology.com\/\">Skywater<\/a> est un petit fabricant de composants \u00e9lectroniques am\u00e9ricain. C\u2019est une ancienne usine de Cypress qui a pris son ind\u00e9pendance.<\/p>\n\n\n\n<figure class=\"wp-block-image\"><img decoding=\"async\" src=\"https:\/\/img.linuxfr.org\/img\/68747470733a2f2f696d616765696f2e666f726265732e636f6d2f7370656369616c732d696d616765732f696d61676573657276652f3566393134626638313432313833643862356532663064352f536b7957617465722d4661622f39363078302e6a70673f6669743d626f756e647326666f726d61743d6a70672677696474683d393630\/960x0.jpg?fit=bounds&amp;format=jpg&amp;width=960\" alt=\"Vue de l'usine skywater dans le Minesota\" title=\"Source : https:\/\/imageio.forbes.com\/specials-images\/imageserve\/5f914bf8142183d8b5e2f0d5\/SkyWater-Fab\/960x0.jpg?fit=bounds&amp;format=jpg&amp;width=960\"\/><\/figure>\n\n\n\n<p>Cette entreprise fabrique des semi-conducteurs \u00e0 des niveaux de gravure qui sont aujourd\u2019hui consid\u00e9r\u00e9s comme largement amortis. Le 130\u202fnm par exemple est la finesse de gravure utilis\u00e9e il y a 20 ans pour les processeurs Pentium III ou pour le processeur de la Gamecube.<\/p>\n\n\n\n<p>Pour faire produire un composant \u00e9lectronique, il faut fournir un fichier de fabrication au format <a href=\"https:\/\/fr.wikipedia.org\/wiki\/GDSII\">GDSII<\/a>. Qui est un format ouvert de description des diff\u00e9rentes couches de dopage et de connexions m\u00e9tal du composant.<\/p>\n\n\n\n<p>Mais pour g\u00e9n\u00e9rer ce GDSII, l\u2019entreprise qui con\u00e7oit des composants a besoin de conna\u00eetre les propri\u00e9t\u00e9s du substrat fabriqu\u00e9. Il faut un mod\u00e8le pour simuler les composants que l\u2019on \u00ab&nbsp;dessine&nbsp;\u00bb.<br>\u00c0 partir de ce mod\u00e8le il est possible d\u2019\u00e9tablir une biblioth\u00e8que de composants comme des transistors, bascules, m\u00e9moire et autres.<\/p>\n\n\n\n<p>Toutes ces informations sont rassembl\u00e9es dans ce qu\u2019on appelle un <a href=\"https:\/\/en.wikipedia.org\/wiki\/Process_design_kit\">PDK<\/a> (Process Design Kit). Le PDK est intimement li\u00e9 au fabricant et au process de fabrication. Sans lui, impossible de concevoir et g\u00e9n\u00e9rer le GDSII, malgr\u00e9 la disponibilit\u00e9 de nombreux (et vieux) logiciels libres dans le domaine.<\/p>\n\n\n\n<p>Jusqu\u2019\u00e0 l\u2019ann\u00e9e derni\u00e8re, il n\u2019existait pas de PDK \u00ab&nbsp;ouvert&nbsp;\u00bb : impossible pour une petite entreprise d\u2019y avoir acc\u00e8s sans payer des sommes folles en licences de d\u00e9veloppement. Sans compter sur les accords de non divulgation qui rendaient impossible la diffusion du GDSII en dehors de la production.<\/p>\n\n\n\n<p>Pour dynamiser sa production, Skywater a donc d\u00e9cid\u00e9, <a href=\"https:\/\/linuxfr.org\/news\/google-libere-les-asic-avec-un-pdk-open-source-en-130-nm\">avec l\u2019aide de Google<\/a>, de lib\u00e9rer son PDK pour la finesse de gravure de 130\u202fnm. Le PDK se nomme Sky130 et est disponible \u00e0 tous sous <a href=\"https:\/\/fr.wikipedia.org\/wiki\/Licence_Apache\">licence Apache 2.0<\/a> sur <a href=\"https:\/\/github.com\/google\/skywater-pdk\">github<\/a>.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\" id=\"toc-open-mpw-shuttle-les-asicopen-source-gratuits-de-google\">Open MPW shuttle\u2009: les ASIC&nbsp;open source gratuits de google<\/h2>\n\n\n\n<p>10\u202f000 $ \u00e7a ne se trouve pas sous le sabot d\u2019un cheval. Il y a int\u00e9r\u00eat d\u2019avoir un projet un peu plus solide qu\u2019un simple <a href=\"https:\/\/linuxfr.org\/wiki\/taptempo\">TapTempo<\/a>. Une PME peut prendre des risques avec cette somme mais de mani\u00e8re mesur\u00e9e.<\/p>\n\n\n\n<p>Pour favoriser l\u2019\u00e9mergence d\u2019une communaut\u00e9 open source dans le d\u00e9veloppement mat\u00e9riel et pour encourager les d\u00e9veloppeuses et d\u00e9veloppeurs \u00e0 prendre des risques et innover, Google a d\u00e9cid\u00e9 de financer des productions de composants tous les six mois.<\/p>\n\n\n\n<p>Pour \u00eatre dans la \u00ab&nbsp;navette&nbsp;\u00bb nomm\u00e9e Open MPW shuttle il faut proposer un composant totalement open source et publier tous les scripts permettant de re-g\u00e9n\u00e9rer le <a href=\"https:\/\/fr.wikipedia.org\/wiki\/GDSII\">GDSII<\/a>.<br>Si le projet est jug\u00e9 int\u00e9ressant, efabless fera fabriquer une s\u00e9rie de composants gratuitement.<\/p>\n\n\n\n<p>Et c\u2019est ce qui s\u2019est pass\u00e9 avec le projet <a href=\"https:\/\/efabless.com\/projects\/33\">Caravel-OpenFPGA-EF<\/a> qui a \u00e9t\u00e9 produit dans la premi\u00e8re navette <a href=\"https:\/\/efabless.com\/projects\/shuttle_name\/MPW-1\">MPW-1<\/a>.<br>OpenFPGA a \u00e9galement \u00e9t\u00e9 utilis\u00e9 dans la seconde navette MPW-2 avec le projet <a href=\"https:\/\/efabless.com\/projects\/136\">SOFA<\/a>.<\/p>\n\n\n\n<p>Il y a d\u2019autre projet de eFPGA dans les navettes, mais OpenFPGA semble \u00eatre le plus utilis\u00e9 et le plus facile d\u2019acc\u00e8s.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\" id=\"toc-la-production-de-clear-en-financement-participatif\">La production de CLEAR en financement participatif<\/h2>\n\n\n\n<p>Pour montrer la possibilit\u00e9 de produire un eFPGA open source un financement participatif a \u00e9t\u00e9 lanc\u00e9 sur le site <a href=\"https:\/\/groupgets.com\/campaigns\/1003-clear-the-open-source-fpga-asic-by-chipignite\">groupgets<\/a>.<\/p>\n\n\n\n<p>Moyennant 75\u202f$ (plus les frais de port plus certainement la douane) il est possible d\u2019acqu\u00e9rir ce microcontr\u00f4leur soud\u00e9 sur une carte de d\u00e9veloppement.<\/p>\n\n\n\n<figure class=\"wp-block-image\"><img decoding=\"async\" src=\"https:\/\/img.linuxfr.org\/img\/68747470733a2f2f66696c65732e65662e6c696e6b2f696d616765732f6361726176656c2d626f6172642d322e4a5047\/caravel-board-2.JPG\" alt=\"photo de la carte clear\" title=\"La carte de d\u00e9veloppement avec le composant soud\u00e9 dessus | Source : https:\/\/files.ef.link\/images\/caravel-board-2.JPG\"\/><\/figure>\n\n\n\n<p>Une fois la lev\u00e9e de fonds boucl\u00e9e, le projet sera embarqu\u00e9 dans la navette <a href=\"https:\/\/efabless.com\/projects\/shuttle_name\/2204C\">2204C<\/a> pour une production pr\u00e9vue en avril 2022.<\/p>\n\n\n\n<p>Bien s\u00fbr, une carte de d\u00e9veloppement \u00e0 ce prix pour un eFPGA aussi petit peut sembler inint\u00e9ressante. Il faut plut\u00f4t le voir comme une somme accessible \u00e0 (presque) tout le monde pour entrer dans le monde du silicium et des FPGA opensource. C\u2019est, en tout cas la preuve, qu\u2019il est possible de produire un FPGA (+ microcontr\u00f4leur) int\u00e9gralement open source \u00e0 des tarifs raisonnables.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Aller plus loin<\/h2>\n\n\n\n<ul class=\"wp-block-list\"><li><a href=\"https:\/\/linuxfr.org\/redirect\/109929\">Campagne de financement participatif du CLEAR<\/a><\/li><li><a href=\"https:\/\/linuxfr.org\/redirect\/109936\">Article de CNX Software sur l&rsquo;initiative<\/a><\/li><li><a href=\"https:\/\/linuxfr.org\/redirect\/109941\">openFPGA: Le g\u00e9n\u00e9rateur open source de FPGA<\/a><\/li><li><a href=\"https:\/\/linuxfr.org\/redirect\/109942\">Caravel: le SoC open source de efabless qui embarque une \u00ab\u202fzone ASIC vierge\u202f\u00bb<\/a> <\/li><li><a href=\"https:\/\/linuxfr.org\/redirect\/109950\">Sky130: le PDK open source pour graver en 130nm<\/a><\/li><\/ul>\n","protected":false},"excerpt":{"rendered":"<p>[dep\u00eache parue initialement sur LinuxFR] CLEAR est un microcontr\u00f4leur RISC-V (VexRISCV) muni d\u2019un eFPGA grav\u00e9 en 130 nm et produit avec le programme chipignite de la soci\u00e9t\u00e9 de production d&rsquo;ASIC Efabless. La totalit\u00e9 du \u00ab&nbsp;dossier de fabrication&nbsp;\u00bb du composant est publi\u00e9e en open source. Sommaire openFPGA\u2009: le g\u00e9n\u00e9rateur de FPGA Caravel\u2009: embarquez votre composant avec &hellip; <a href=\"http:\/\/www.fabienm.eu\/flf\/clear-production-du-premier-microcontroleur-avec-un-efpga-completement-open-source\/\" class=\"more-link\">Continuer la lecture de <span class=\"screen-reader-text\">CLEAR, production du premier microcontr\u00f4leur avec un eFPGA compl\u00e8tement open-source<\/span> <span class=\"meta-nav\">&rarr;<\/span><\/a><\/p>\n","protected":false},"author":1,"featured_media":0,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"_uag_custom_page_level_css":"","footnotes":""},"categories":[1],"tags":[],"class_list":["post-1946","post","type-post","status-publish","format-standard","hentry","category-non-classe"],"uagb_featured_image_src":{"full":false,"thumbnail":false,"medium":false,"medium_large":false,"large":false,"1536x1536":false,"2048x2048":false,"post-thumbnail":false},"uagb_author_info":{"display_name":"Fabien Marteau","author_link":"http:\/\/www.fabienm.eu\/flf\/author\/admin\/"},"uagb_comment_info":1,"uagb_excerpt":"[dep\u00eache parue initialement sur LinuxFR] CLEAR est un microcontr\u00f4leur RISC-V (VexRISCV) muni d\u2019un eFPGA grav\u00e9 en 130 nm et produit avec le programme chipignite de la soci\u00e9t\u00e9 de production d&rsquo;ASIC Efabless. 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