{"id":2519,"date":"2026-02-10T09:08:54","date_gmt":"2026-02-10T08:08:54","guid":{"rendered":"https:\/\/www.fabienm.eu\/flf\/?p=2519"},"modified":"2026-02-10T09:10:22","modified_gmt":"2026-02-10T08:10:22","slug":"de-la-synthese-et-du-test-fpga-grace-au-fediverse","status":"publish","type":"post","link":"http:\/\/www.fabienm.eu\/flf\/de-la-synthese-et-du-test-fpga-grace-au-fediverse\/","title":{"rendered":"De la synth\u00e8se et du test FPGA grace au fediverse"},"content":{"rendered":"\n

[publi\u00e9 en premier sur Linuxfr]<\/a><\/p>\n\n\n\n

Je pratique pas mal la conception sur ces dr\u00f4les de b\u00eates que l’on appelle des FPGA<\/a>. Les deux langages principaux pour d\u00e9crire un composant FPGA sont le Verilog<\/a> et le VHDL<\/a>.<\/p>\n\n\n\n

Pour d\u00e9velopper son composant il est pr\u00e9f\u00e9rable de le simuler pour ensuite le synth\u00e9tiser pour une cible et enfin le configurer et le tester \u00absur table\u00bb.<\/p>\n\n\n\n

S’il est aujourd’hui courant de simuler ses composants avec des logiciels libres comme GHDL<\/a>, Icarus<\/a>, NVC<\/a> ou Verilator<\/a>. Il est d\u00e9j\u00e0 plus compliqu\u00e9 de trouver des cibles compatibles avec les rares logiciels libre de synth\u00e8se comme Yosys<\/a> ou abc<\/a>.<\/p>\n\n\n\n

Et ne parlons m\u00eame pas des logiciels libre de placement routages comme nextpnr<\/a>, vpr<\/a> ou arachne-pnr (abandonn\u00e9)<\/a>.<\/p>\n\n\n\n

Mais une fois que l’on a trouv\u00e9 une cha\u00eene compl\u00e8tement libre pour son d\u00e9veloppement, il n’en reste pas moins qu’il faudra quand m\u00eame acqu\u00e9rir une carte de d\u00e9veloppement pour faire ses tests r\u00e9els.<\/p>\n\n\n\n

On n’est pas \u00e0 l’age du Claude<\/a> ici, on fait pas \u00e7a sur un serveur install\u00e9 on ne sais o\u00f9 et qui pompe toute l’eau et l\u2019\u00e9lectricit\u00e9 des villes d’\u00e0 cot\u00e9\u2026<\/p>\n\n\n\n

Et bien si ! JCM<\/a> sur le net (un allemand ?<\/a> bon le nom de domaine est \u00e0 la R\u00e9union, allez savoir \u2026) s’est amus\u00e9 \u00e0 brancher une carte de d\u00e9veloppement Icepi Zero<\/a> sur un ordinateur avec sa sortie vid\u00e9o (HDMI). Sur cet ordinateur tourne un service de synth\u00e8se\/placementroutage\/configuration\/ex\u00e9cution du composant en VHDL\/Verilog\/Amaranth que vous lui envoyez et enregistre 30 secondes d’ex\u00e9cution de la vid\u00e9o qui sort sur le HDMI<\/a>.<\/p>\n\n\n\n

Il suffit pour cela de lui demander gentiment par message mastodon priv\u00e9<\/a>. Il synth\u00e9tisera le design, postera la vid\u00e9o et les r\u00e9sultats de synth\u00e8se\/P&R (nombre de cellules utilis\u00e9s, vitesse max de l’horloge, \u2026) sur son compte mastodon.<\/p>\n\n\n\n

Le probl\u00e8me c’est que les instances mastodon limitent la taille des pouets. Alors il est bien s\u00fbr possible de copier coller chaque partie du code (par blocs de 666 caract\u00e8res dans le cas de piaille.fr) mais c’est fastidieux et sujet \u00e0 par mal d’erreur.<\/p>\n\n\n\n

C’est pourquoi, mon cher journal, je te propose un petit script python qui se sert du fantastique client en console toot<\/a> pour envoyer directement le fichier hdl que tu donneras en param\u00e8tre. Tu n’auras plus qu’\u00e0 attendre quelques minutes pour voir appara\u00eetre la vid\u00e9o en gif sur ta timeline mastodon.<\/p>\n\n\n\n

Le script se nomme masto_synth.py<\/code> et se contente du nom du fichier \u00e0 envoyer comme param\u00e8tre obligatoire.<\/p>\n\n\n\n

$ python masto_synth.py -h\nusage: masto_synth [-h] [-M MAX_CHAR] filename\n\nSend an HDL file to @icepi-zero-bot@wafrn.jcm.re via mastodon\n\npositional arguments:\n  filename              HDL filename\n\noptions:\n  -h, --help            show this help message and exit\n  -M MAX_CHAR, --max_char MAX_CHAR\n                        Mastodon toot maximum chars size\n\nneed toot for mastodon posting<\/code><\/pre>\n\n\n\n
Bien sur on peut adapter la taille des pouets \u00e0 son instance mastodon, ici c’est configur\u00e9 \u00e0 500 par d\u00e9faut.<\/p>\n\n\n\n
Il faut avoir configur\u00e9 toot<\/code> au pr\u00e9alable pour \u00eatre logg\u00e9 :<\/p>\n\n\n\n
$ toot login<\/code><\/pre>\n\n\n\n
Un fichier d’exemple est donn\u00e9 dans le profil de jcm que l’on peu modifier \u00e0 sa guise (voir le fichier pif.vhd<\/a> dans le d\u00e9p\u00f4t du client).<\/p>\n\n\n\n
L’envoi se fait simplement en ajoutant le chemin du fichier en unique param\u00e8tre :<\/p>\n\n\n\n
$ python masto_synth.py pif.vhd<\/code><\/pre>\n\n\n\n
On attend quelques minutes (~3 minutes pour cet exemple) et \u2026<\/p>\n\n\n\n
On r\u00e9cup\u00e8re les r\u00e9sultats avec la vid\u00e9o<\/a> du fonctionnement de notre design.<\/p>\n\n\n\n
\"\"<\/a><\/figure>\n\n\n\n
La vid\u00e9o est totalement statique dans cet exemple, mais elle ouvre plein de perspectives de nuits blanches \u00e0 jouer avec le kit sans m\u00eame l’avoir achet\u00e9 \ud83d\ude42<\/p>\n","protected":false},"excerpt":{"rendered":"
[publi\u00e9 en premier sur Linuxfr] Je pratique pas mal la conception sur ces dr\u00f4les de b\u00eates que l’on appelle des FPGA. Les deux langages principaux pour d\u00e9crire un composant FPGA sont le Verilog et le VHDL. Pour d\u00e9velopper son composant il est pr\u00e9f\u00e9rable de le simuler pour ensuite le synth\u00e9tiser pour une cible et enfin … Continuer la lecture de De la synth\u00e8se et du test FPGA grace au fediverse<\/span> →<\/span><\/a><\/p>\n","protected":false},"author":1,"featured_media":0,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"_uag_custom_page_level_css":"","footnotes":""},"categories":[20,11],"tags":[284,174,283,30,60],"class_list":["post-2519","post","type-post","status-publish","format-standard","hentry","category-verilog","category-vhdl","tag-cloud","tag-ecp5","tag-icepi-zero","tag-verilog","tag-vhdl"],"uagb_featured_image_src":{"full":false,"thumbnail":false,"medium":false,"medium_large":false,"large":false,"1536x1536":false,"2048x2048":false,"post-thumbnail":false},"uagb_author_info":{"display_name":"Fabien Marteau","author_link":"http:\/\/www.fabienm.eu\/flf\/author\/admin\/"},"uagb_comment_info":0,"uagb_excerpt":"[publi\u00e9 en premier sur Linuxfr] Je pratique pas mal la conception sur ces dr\u00f4les de b\u00eates que l’on appelle des FPGA. Les deux langages principaux pour d\u00e9crire un composant FPGA sont le Verilog et le VHDL. Pour d\u00e9velopper son composant il est pr\u00e9f\u00e9rable de le simuler pour ensuite le synth\u00e9tiser pour une cible et enfin\u2026","_links":{"self":[{"href":"http:\/\/www.fabienm.eu\/flf\/wp-json\/wp\/v2\/posts\/2519","targetHints":{"allow":["GET"]}}],"collection":[{"href":"http:\/\/www.fabienm.eu\/flf\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"http:\/\/www.fabienm.eu\/flf\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"http:\/\/www.fabienm.eu\/flf\/wp-json\/wp\/v2\/users\/1"}],"replies":[{"embeddable":true,"href":"http:\/\/www.fabienm.eu\/flf\/wp-json\/wp\/v2\/comments?post=2519"}],"version-history":[{"count":3,"href":"http:\/\/www.fabienm.eu\/flf\/wp-json\/wp\/v2\/posts\/2519\/revisions"}],"predecessor-version":[{"id":2523,"href":"http:\/\/www.fabienm.eu\/flf\/wp-json\/wp\/v2\/posts\/2519\/revisions\/2523"}],"wp:attachment":[{"href":"http:\/\/www.fabienm.eu\/flf\/wp-json\/wp\/v2\/media?parent=2519"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"http:\/\/www.fabienm.eu\/flf\/wp-json\/wp\/v2\/categories?post=2519"},{"taxonomy":"post_tag","embeddable":true,"href":"http:\/\/www.fabienm.eu\/flf\/wp-json\/wp\/v2\/tags?post=2519"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}