Quand on r\u00e9cup\u00e8re un signal ext\u00e9rieur au fpga dont on ne maitrise pas le timing d’arriv\u00e9e des fronts \u2014 typiquement un bouton ou une interruption \u2014 il est n\u00e9cessaire de le synchroniser par rapport \u00e0 l’horloge qui cadence le FPGA.<\/p>\n
Il faut donc utiliser le montage classique des deux bascules<\/a>. En Verilog et en VHDL cela se traduit par la d\u00e9claration d’un signal interm\u00e9diaire permettant la connection entre les deux bascules:<\/p>\n Avec Chisel l’exemple donn\u00e9 dans le tutorial <\/a>(page 14) est assez d\u00e9cevant car il impose aussi l’utilisation d’un signal interm\u00e9diaire :<\/p>\n Pourtant il existe une m\u00e9thode un peu plus \u00e9l\u00e9gante ne n\u00e9cessitant qu’une seule ligne de code si on regarde du cot\u00e9 de la classe ChiselUtil<\/a> :\u00a0ShiftRegister()<\/p>\n Cette fonction permet de d\u00e9caler un signal du nombre de coup d’horloge donn\u00e9 en argument, la synchronisation d’un signal par une double bascule n’\u00e9tant rien de plus qu’un registre \u00e0 d\u00e9calage de deux coups d’horloge il suffit donc de l’utiliser avec un d\u00e9calage de 2 :<\/p>\n Si on regarde le Verilog g\u00e9n\u00e9r\u00e9 par le backend on obtient bien les deux bascules souhait\u00e9es:<\/p>\n Voila qui nous simplifie grandement les design, et \u00e9vite l’empilement des copier\/coller de signaux temporaire pour synchroniser des grappes de signaux.<\/p>\n","protected":false},"excerpt":{"rendered":" Quand on r\u00e9cup\u00e8re un signal ext\u00e9rieur au fpga dont on ne maitrise pas le timing d’arriv\u00e9e des fronts \u2014 typiquement un bouton ou une interruption \u2014 il est n\u00e9cessaire de le synchroniser par rapport \u00e0 l’horloge qui cadence le FPGA. Il faut donc utiliser le montage classique des deux bascules. En Verilog et en VHDL … Continuer la lecture de Synchronisation d’un signal externe avec Chisel<\/span> reg tmp, sig_s;\n\nalways @(posedge clk)\n begin\n tmp <= sig;\n sig_s <= tmp;\n end\n<\/code><\/pre>\ns1 :=\u00a0 signalA\ns2 := s1;\nsignalB := s2\n<\/code><\/pre>\nval\u00a0 sig_s = ShiftRegister(sig, 2)\n<\/code><\/pre>\nalways @(posedge clk) begin\n[...]\nsig_s <= R23;\nR23 <= sig;\n[...]\nend\n<\/code><\/pre>\n