Quelque soit le langage HDL utilis\u00e9 il est tr\u00e8s important de se garder la possibilit\u00e9 d’int\u00e9grer des modules provenant d’autre langages et\/ou n’ayant pas de descriptions HDL.<\/p>\n
C’est par exemple le cas des primitives mat\u00e9riel permettant d’instancier des modules int\u00e9gr\u00e9s au FPGA du constructeur au moyen de \u00abtemplate\u00bb Verilog : s\u00e9rialiseur\/d\u00e9s\u00e9rialiseur, PLL, entr\u00e9es\/sorties sp\u00e9cifiques, …<\/p>\n
BlackBox<\/strong><\/p>\n Pour int\u00e9grer ce genre de module dans son projet Chisel3 on utilise des \u00abBlackBox<\/a>\u00bb.\u00a0 L’id\u00e9e est de d\u00e9crire les entr\u00e9es\/sorties du module ainsi que ses param\u00e8tres, et Chisel se chargera de convertir \u00e7a en une d\u00e9claration Verilog.<\/p>\n Le probl\u00e8me est assez classique sur les kits de d\u00e9veloppement de Xilinx qui sont cadenc\u00e9 par une horloge diff\u00e9rentielle : Oblig\u00e9 d’instancier un buffer diff\u00e9rentiel pour pouvoir r\u00e9cup\u00e9rer l’horloge. Ce qui n’est pas pr\u00e9vu dans la classe Module<\/a> de base de Chisel3 puisque l’horloge \u2212 tout comme le reset \u2212 est implicite.<\/p>\n D’apr\u00e8s la documentation Xilinx<\/a>, le buffer diff\u00e9rentiel IBUFDS doit \u00eatre instanci\u00e9 de la mani\u00e8re suivante en Verilog pour que le logiciel de synth\u00e8se le rep\u00e8re et l’instancie correctement:<\/p>\n Cette instanciation est compos\u00e9e de deux param\u00e8tres \u00abgeneric\u00bb et de trois entr\u00e9es sorties.<\/p>\n Une BlackBox() se comporte comme un Module() sans les horloges et reset implicites. De plus le nom des IO est recopi\u00e9 tel quel par Chisel, il n’ajoute pas le pr\u00e9fixe \u00abio_\u00bb comme pour un module normale.<\/p>\n Pour d\u00e9clarer ce buffer diff\u00e9rentiel en Chisel il suffira donc d’\u00e9crire le code suivant:<\/p>\n Le Map en param\u00e8tre de la class BlackBox() permet d’ajouter les param\u00e8tres \u00abgeneric\u00bb et les entr\u00e9es sortie sont d\u00e9clar\u00e9s par la variable io.<\/p>\n Il suffira alors de l’instancier dans notre module top :<\/p>\n Pour que le code Verilog soit correctement \u00e9crit dans le fichier final.<\/p>\n Top RawModule<\/strong><\/p>\n Maintenant que nous avons notre entr\u00e9e d’horloge, notre but est d’aller faire clignoter une led (quelle originalit\u00e9 !) en utilisant un compteur. Avec le module suivant:<\/p>\n Ce module \u00e9tant un module \u00abnormal\u00bb l’horloge et le reset sont implicite, alors comment allons nous faire pour qu’il soit cadenc\u00e9 par la sortie du buffer IBUFDS ?<\/p>\n On peut simplement les int\u00e9grer dans un Module() classique que l’on appellera Top :<\/p>\n Notez que pour connecter explicitement l’horloge, la technique est en phase de d\u00e9veloppement mais il faut d\u00e9sormais utiliser la classe withClockAndReset()\u00a0 pour faire les choses proprement . Plut\u00f4t que :<\/p>\n Faire :<\/p>\n Cette m\u00e9thode va fonctionner mais elle va nous ajouter les signaux clock et reset implicites. Signaux qui ne serviront pas \u00e0 grand chose dans notre cas et g\u00e9n\u00e9reront des warning p\u00e9nible dans le logiciel de synth\u00e8se:<\/p>\n C’est pour cela qu’une nouvelle hi\u00e9rarchie de classe est en d\u00e9veloppement pour les Module()<\/a>.<\/p>\n Un module Top est un module un peu sp\u00e9cial en conception HDL. En effet, ce type de module se contente simplement de \u00abrelier des boites entre elles\u00bb. Ce n’est que du tire-fils, pas besoin d’horloge, de registres et autre structures complexes ici.<\/p>\n Dans la nouvelle hi\u00e9rarchie des classes Module nous avons donc une nouvelle classe appel\u00e9e RawModule<\/a> qui appara\u00eet.\u00a0 Ce module n’a plus aucun signaux implicite et se contente de relier les fils. Dans le code Chisel pr\u00e9c\u00e9dent nous pouvons juste renommer Module en RawModule pour voir que les signaux reset et clock disparaissent:<\/p>\n Nous obtenons alors une ent\u00eate Verilog plus propre :<\/p>\n Nous avons tout de m\u00eame ce pr\u00e9fixe \u00abio_\u00bb disgracieux qui peu devenir p\u00e9nible pour l’int\u00e9gration, notamment dans certaine plate-forme o\u00f9 le pinout est d\u00e9j\u00e0 fourni pour des noms de pin pr\u00e9cis.<\/p>\n Il est possible de les \u00e9viter avec les RawModule simplement en utilisant plusieurs variable IO() sans Bundle :<\/p>\n De cette mani\u00e8re c’est le nom exact de la variable qui sera pris en compte pour g\u00e9n\u00e9rer le Verilog:<\/p>\n Et voila comment nous pouvons d\u00e9sormais faire un projet proprement \u00e9crit en Chisel de A \u00e0 Z, ce qui n’\u00e9tait pas le cas avant o\u00f9 nous \u00e9tions oblig\u00e9 d’encapsuler le projet dans des Top.v \u00e9crit \u00e0 la main, et oblig\u00e9 de les modifier \u00e0 chaque changement d’interface.<\/p>\n Le code d\u00e9crit dans cet article se retrouve sur le Blinking Led Projet,<\/a> dans le r\u00e9pertoire platform<\/a>. Pour pouvoir le tester correctement, ne pas oublier de t\u00e9l\u00e9charger sa propre version de Chisel3<\/a> et de merger la branche modhier<\/a> comme expliqu\u00e9 dans le README<\/a>.<\/p>\n","protected":false},"excerpt":{"rendered":" Quelque soit le langage HDL utilis\u00e9 il est tr\u00e8s important de se garder la possibilit\u00e9 d’int\u00e9grer des modules provenant d’autre langages et\/ou n’ayant pas de descriptions HDL. C’est par exemple le cas des primitives mat\u00e9riel permettant d’instancier des modules int\u00e9gr\u00e9s au FPGA du constructeur au moyen de \u00abtemplate\u00bb Verilog : s\u00e9rialiseur\/d\u00e9s\u00e9rialiseur, PLL, entr\u00e9es\/sorties sp\u00e9cifiques, … … Continuer la lecture de Les BlackBox et RawModule de Chisel3<\/span> IBUFDS #(\r\n .DIFF_TERM(\"TRUE\"),\r\n .IOSTANDARD(\"DEFAULT\")\r\n) ibufds (\r\n .IB(ibufds_IB),\r\n .I(ibufds_I),\r\n .O(ibufds_O));\r\n<\/pre>\n
import chisel3._\r\nimport chisel3.util._\r\nimport chisel3.experimental._\r\n\r\nclass IBUFDS extends BlackBox(\r\n Map(\"DIFF_TERM\" -> \"TRUE\",\r\n \"IOSTANDARD\" -> \"DEFAULT\")) {\r\n val io = IO(new Bundle {\r\n val O = Output(Clock())\r\n val I = Input(Clock())\r\n val IB = Input(Clock())})\r\n}<\/pre>\nval ibufds = Module(new IBUFDS)\r\nibufds.io.I := clock_p\r\nibufds.io.IB:= clock_n\r\n<\/pre>\n
class Blink extends Module {\r\n val io = IO(new Bundle {\r\n val led = Output(Bool())\r\n })\r\n\r\n val MAX_COUNT = 100000000\r\n\r\n val count = Counter(MAX_COUNT)\r\n\r\n count.inc()\r\n\r\n io.led := 0.U\r\n when(count.value <= UInt(MAX_COUNT)\/2.U){\r\n io.led := 1.U\r\n }\r\n}<\/pre>\nclass Top extends Module {\r\n val io = IO(new Bundle {\r\n val clock_p = Input(Clock())\r\n val clock_n = Input(Clock())\r\n val led = Output(Bool())\r\n })\r\n\r\n val ibufds = Module(new IBUFDS)\r\n ibufds.io.I := io.clock_p\r\n ibufds.io.IB:= io.clock_n\r\n\r\n val blink = Module(new Blink)\r\n blink.clock := ibufds.io.O\r\n blink.reset := 1'0\r\n io.led := blink.io.led }<\/pre>\n val blink = Module(new Blink)\r\n blink.clock := ibufds.io.O\r\n blink.reset := false.B\r\n io.led := blink.io.led\r\n<\/pre>\n
withClockAndReset(ibufds.io.O, false.B) {\r\n val blink = Module(new Blink)\r\n io.led := blink.io.led\r\n }\r\n<\/pre>\nmodule Top(\r\n input clock,<\/strong>\r\n input reset,<\/strong>\r\n input io_clock_p,\r\n input io_clock_n,\r\n output io_led\r\n);\r\n wire ibufds_IB;\r\n wire ibufds_I;\r\n wire ibufds_O;\r\n wire blink_clock;\r\n wire blink_reset;\r\n wire blink_io_led;\r\n IBUFDS #(.DIFF_TERM(\"TRUE\"), .IOSTANDARD(\"DEFAULT\")) ibufds (\r\n .IB(ibufds_IB),\r\n .I(ibufds_I),\r\n .O(ibufds_O)\r\n );\r\n Blink blink (\r\n .clock(blink_clock),\r\n .reset(blink_reset),\r\n .io_led(blink_io_led)\r\n );\r\n assign io_led = blink_io_led;\r\n assign ibufds_IB = io_clock_n;\r\n assign ibufds_I = io_clock_p;\r\n assign blink_clock = ibufds_O;\r\n assign blink_reset = 1'h0;\r\nendmodule<\/pre>\n
class Top extends RawModule {<\/pre>\nmodule Top(\r\n input io_clock_p,\r\n input io_clock_n,\r\n output io_led\r\n);<\/pre>\n
class Top extends RawModule {\r\n val clock_p = IO(Input(Clock()))\r\n val clock_n = IO(Input(Clock()))\r\n val led = IO(Output(Bool()))\r\n\r\n val ibufds = Module(new IBUFDS)\r\n ibufds.io.I := clock_p\r\n ibufds.io.IB:= clock_n\r\n\r\n withClockAndReset(ibufds.io.O, false.B) {\r\n val blink = Module(new Blink)\r\n led := blink.io.led\r\n }\r\n}<\/pre>\nmodule Top(\r\n input clock_p,\r\n input clock_n,\r\n output led\r\n);<\/pre>\n