{"id":831,"date":"2018-12-22T15:15:33","date_gmt":"2018-12-22T14:15:33","guid":{"rendered":"http:\/\/www.fabienm.eu\/flf\/?p=831"},"modified":"2018-12-22T17:34:41","modified_gmt":"2018-12-22T16:34:41","slug":"2018-lannee-de-la-liberation-des-processeurs","status":"publish","type":"post","link":"http:\/\/www.fabienm.eu\/flf\/2018-lannee-de-la-liberation-des-processeurs\/","title":{"rendered":"2018, l&rsquo;ann\u00e9e de la lib\u00e9ration des processeurs ?"},"content":{"rendered":"\n<p>2018 aura \u00e9t\u00e9 l&rsquo;ann\u00e9e du Risc-V. Ce jeux d&rsquo;instructions libre existait bien s\u00fbr avant 2018 puisqu&rsquo;il a \u00e9t\u00e9 fond\u00e9 en <a href=\"https:\/\/en.wikipedia.org\/wiki\/RISC-V\">2010<\/a>, mais c&rsquo;est v\u00e9ritablement en 2018 qu&rsquo;il aura pris son envol.<\/p>\n\n\n\n<p>Entendons nous bien, le Risc-V pour <strong>R<\/strong>educed <strong>I<\/strong>nstructions <strong>S<\/strong>et <strong>C<\/strong>omputing version <strong>V<\/strong> n&rsquo;est pas un microprocesseur. C&rsquo;est une d\u00e9finition du jeux d&rsquo;instructions ainsi que des registres internes du processeur.  Bref cela doit \u00eatre vu comme une standardisation open-source du langage d&rsquo;un processeur. Libre aux fondeurs de d\u00e9velopper leurs architectures de processeur compatible Risc-V. Il d\u00e9finit les instructions assembleur et leurs formats (encodage) mais il ne d\u00e9finit pas le nombre d&rsquo;\u00e9tages de pipelines, comment est g\u00e9r\u00e9 la pr\u00e9diction de branche ni le format de bus de donn\u00e9es et d&rsquo;instructions. Tout cela rel\u00e8ve de l&rsquo;impl\u00e9mentation.<\/p>\n\n\n\n<p>Cette standardisation du jeux d&rsquo;instructions int\u00e9resse beaucoup de cr\u00e9ateurs de microprocesseurs. En effet, plus besoin d&rsquo;adapter ou d&rsquo;\u00e9crire les outils logiciels pour son processeur; comme c&rsquo;est un standard il suffit d&rsquo;utiliser les \u00abtoolchains\u00bb classique comme GCC OpenOCD ou LLVM qui bien s\u00fbr l&rsquo;int\u00e8gre d\u00e9sormais, mais \u00e9galement toutes une s\u00e9rie d&rsquo;outils non libres. Linux n&rsquo;est pas en reste puisqu&rsquo;il int\u00e8gre compl\u00e8tement l&rsquo;architecture dans ses versions r\u00e9cente. C&rsquo;est \u00e9galement le cas des petits OS temps r\u00e9el comme <a href=\"https:\/\/www.zephyrproject.org\/\">Zephyr<\/a> .<br><\/p>\n\n\n\n<p>C&rsquo;est, entre autre, cette disponibilit\u00e9 des outils qui  a pouss\u00e9 de nombreux labo \u00e0 basculer leurs processeurs sur ce jeux d&rsquo;instructions. On pense notamment \u00e0 :<\/p>\n\n\n\n<ul class=\"wp-block-list\"><li><a href=\"https:\/\/www.pulp-platform.org\/\">PULP<\/a> (Parallel Ultra Low Power ): Une architecture multi-core pour l&#8217;embarqu\u00e9 d\u00e9velopp\u00e9 par l&rsquo;universit\u00e9 de Zurich. Utilis\u00e9 par les processeur <a href=\"https:\/\/www.seeedstudio.com\/GAPUINO-GAP8-Developer-Kit-1st-fully-programmable-multi-core-RISC-V-Processor-for-IoT-Application-p-3090.html\">GAP8.<\/a><\/li><li><a href=\"https:\/\/github.com\/t-crest\/patmos\">Patmos<\/a>: le processeur temps r\u00e9el <\/li><li><a href=\"https:\/\/shakti.org.in\/\">Shakti<\/a>: De l&rsquo;universit\u00e9 indienne de madras<\/li><li>&#8230;: certainement <a href=\"https:\/\/riscv.org\/risc-v-cores\/\">plein d&rsquo;autre<\/a><\/li><\/ul>\n\n\n\n<p>Il existe une tripot\u00e9e de processeur Risc-V \u00absoft\u00bb que l&rsquo;on peut synth\u00e9tiser dans des FPGA. Mais, \u00e0 ma connaissance, le premier composant silicium sortie des cha\u00eenes de fabrication de fondeurs est le E310 de la soci\u00e9t\u00e9 <a href=\"https:\/\/www.sifive.com\/\">SiFive<\/a>. Ce composant est sorti en 2017 et il est possible d&rsquo;acheter un kit de d\u00e9veloppement \u00ab<a href=\"https:\/\/www.crowdsupply.com\/sifive\/hifive1\/\">compatible arduino<\/a>\u00bb pour se faire la main dessus. <br>Le E310 est un microcontr\u00f4leur 32bits, qui a fait un peu parler de lui quand il est sorti mais qui reste un d\u00e9monstrateur. La soci\u00e9t\u00e9 SiFive souhaitant rester une entreprise \u00ab<a href=\"https:\/\/en.wikipedia.org\/wiki\/Fabless_manufacturing\">fabless<\/a>\u00bb.<\/p>\n\n\n\n<p>Mais c&rsquo;est v\u00e9ritablement en 2018 que les choses se sont acc\u00e9l\u00e9r\u00e9es avec le ralliement de grands noms de l&rsquo;industrie \u00e9lectronique \u00e0 <a href=\"https:\/\/riscv.org\/members-at-a-glance\/\">la fondation Risc-V<\/a> et la sortie de nombreux processeurs \u00aben silicium\u00bb bien concret.<\/p>\n\n\n\n<p>On pensera notamment \u00e0:<\/p>\n\n\n\n<ul class=\"wp-block-list\"><li><strong>U540<\/strong>: <a href=\"https:\/\/www.sifive.com\/boards\/hifive-unleashed\">Hifive Unleashed<\/a> de la soci\u00e9t\u00e9 SiFive (encore ;). Un quad core RV64G plus un core RV64I pour la supervision temps r\u00e9el. SiFive \u00e0 sortie un kit de d\u00e9veloppement permettant d&rsquo;y faire tourner un Linux <a href=\"https:\/\/linuxfr.org\/users\/martoni\/journaux\/risc-v-est-pret-pour-le-desktop\">compatible desktop<\/a>.<\/li><li><a href=\"https:\/\/greenwaves-technologies.com\/en\/gap8-product\/\"><strong>GAP8<\/strong><\/a><strong>: <\/strong>de greenwave technologie, un processeur PULP de 8 cores pour l&rsquo;IoT.<\/li><li><a href=\"https:\/\/kendryte.com\/\"><strong>K210<\/strong><\/a><strong>: <\/strong>de Kendryte, un microcontr\u00f4leur chinois dual core RV64I<\/li><li><a href=\"https:\/\/github.com\/open-isa-org\/open-isa.org\/tree\/master\/Reference%20Manual%20and%20Data%20Sheet\"><strong>RV32M1<\/strong><\/a><strong>: <\/strong>de NXP (h\u00e9 oui ! j&rsquo;en suis le premier \u00e9tonn\u00e9) un microcontr\u00f4leur tr\u00e8s sp\u00e9cial puisqu&rsquo;il contient un core RV32I mais \u00e9galement deux cores ARM cortex-M0 et M4. Il ne manque plus que le MIPS pour avoir un beau pot-pourri des proc RISC du march\u00e9 \ud83d\ude09<\/li><\/ul>\n\n\n\n<p>Toutes ces sorties ont commenc\u00e9es \u00e0 faire tr\u00e8s peur aux concurrents, et notamment \u00e0 son concurrent principale : ARM. Qui a tent\u00e9 <a href=\"https:\/\/linuxfr.org\/users\/martoni\/journaux\/understand-the-fact-la-campagne-de-arm-contre-le-set-d-instructions-libre-risc-v\">une campagne de d\u00e9nigrement de Risc-V<\/a> avant de tr\u00e8s <a href=\"https:\/\/linuxfr.org\/nodes\/114877\/comments\/1743924\">vite se raviser <\/a>et de lancer une timide \u00abriposte\u00bb avec un partenariat Xilinx pour fournir gratuitement des <a href=\"https:\/\/www.servethehome.com\/arm-provides-free-cortex-m-processors-for-xilinx-fpgas\/\">cortex-Mx <\/a>dans les FPGA de Xilinx.<\/p>\n\n\n\n<p>Mais Risc-V a \u00e9galement fait bouger l&rsquo;autre concurrent beaucoup moins connu : MIPS qui lui a &#8230;<a href=\"https:\/\/www.mips.com\/mipsopen\/\"> lib\u00e9r\u00e9 son set d&rsquo;instructions<\/a> !<\/p>\n\n\n\n<p>Risc-V reste pour l&rsquo;instant dans le domaine de l&#8217;embarqu\u00e9 et du microcontr\u00f4leur, mais la fondation a clairement l\u2019intention de couvrir les domaines des calculateurs et autres mainframes.  Domaine o\u00f9 MIPS est d\u00e9j\u00e0 un peu plus install\u00e9.<\/p>\n\n\n\n<p>Risc-V arrivera-t-il \u00e0 gagner la bataille des supercalculateurs ? ARM adoptera-t-elle le set d&rsquo;instructions Risc-V ? Intel sentira-t-il le roussi quand Risc-V viendra le titiller sur ses plate-bandes ?  MIPS reviendra-t-il dans la course avec son ouverture en open-source ? Des questions auxquels nous pourrons peut-\u00eatre r\u00e9pondre en 2019. Un combat qui promet d&rsquo;\u00eatre passionnant.<\/p>\n\n\n\n<p>Mais une chose est s\u00fbr, en 2018 l&rsquo;opensource a fait une grande avanc\u00e9e dans le domaine des processeurs gr\u00e2ce \u00e0 ce set d&rsquo;instruction de l&rsquo;universit\u00e9 de <a href=\"https:\/\/www.berkeley.edu\/\">Berkeley<\/a> ! <\/p>\n\n\n\n<p>Comme j&rsquo;aimerai voir \u00e7a dans le domaine des FPGA \ud83d\ude09<br><\/p>\n\n\n\n<p><br><\/p>\n\n\n\n<p><br><\/p>\n","protected":false},"excerpt":{"rendered":"<p>2018 aura \u00e9t\u00e9 l&rsquo;ann\u00e9e du Risc-V. Ce jeux d&rsquo;instructions libre existait bien s\u00fbr avant 2018 puisqu&rsquo;il a \u00e9t\u00e9 fond\u00e9 en 2010, mais c&rsquo;est v\u00e9ritablement en 2018 qu&rsquo;il aura pris son envol. Entendons nous bien, le Risc-V pour Reduced Instructions Set Computing version V n&rsquo;est pas un microprocesseur. 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