MyHDL est un framework Python permettant de mod\u00e9liser et simuler des designs de type RTL. La convertion des designs MyHDL en VHDL et\/ou Verilog est \u00e9galement possible.
\nContrairement \u00e0 Migen, il n’y a pas de \u00ab\u00a0mini-langage\u00a0\u00bb. Tout est \u00e9crit en Python standard avec l’aide des classes, fonctions et d\u00e9corateurs sp\u00e9cifiques ajout\u00e9es par le framework.<\/p>\n
MyHDL est tr\u00e8s \u00e0 l’aise dans la mod\u00e9lisation de concepts : En simulation pure, tout est possible ou presque.
\nPar exemple, une FIFO peut \u00eatre simul\u00e9e \u00e0 l’aide d’une liste et d’un compteur. Il est bien \u00e9vident que ce n’est pas convertible en VHDL ou Verilog. Une fois le concept valid\u00e9, les \u00e9l\u00e9ments du design seront cod\u00e9s de fa\u00e7on \u00e0 ce qu’ils soient convertibles.<\/p>\n
En simulation, les donn\u00e9es de simulation peuvent \u00eatre export\u00e9es dans un fichier au format vcd. Ce fichier sera lu par un logiciel adapt\u00e9 (GtkWave par exemple) qui affichera les formes d’ondes des signaux du design.
\nBeaucoup de librairies Python peuvent aider \u00e0 la mise au point des designs. Matplotlib peut afficher des courbes d\u00e9riv\u00e9es des donn\u00e9es de simulation. Lors de la conception de filtres photo, PIL permet de lire des images pour les injecter dans le design en cours de simulation. Bien d’autres possibilit\u00e9s s’offrent au concepteur.<\/p>\n
MyHDL est un framework Python permettant de mod\u00e9liser et simuler des designs de type RTL. La convertion des designs MyHDL en VHDL et\/ou Verilog est \u00e9galement possible. Contrairement \u00e0 Migen, il n’y a pas de \u00ab\u00a0mini-langage\u00a0\u00bb. Tout est \u00e9crit en Python standard avec l’aide des classes, fonctions et d\u00e9corateurs sp\u00e9cifiques ajout\u00e9es par le framework. MyHDL … Continuer la lecture de MyHDL<\/span>