{"id":66,"date":"2014-11-17T11:10:54","date_gmt":"2014-11-17T10:10:54","guid":{"rendered":"http:\/\/www.fabienm.eu\/flf\/?page_id=66"},"modified":"2020-09-14T07:53:23","modified_gmt":"2020-09-14T06:53:23","slug":"verilog","status":"publish","type":"page","link":"https:\/\/www.fabienm.eu\/flf\/hdl\/verilog\/","title":{"rendered":"Verilog\/SystemVerilog"},"content":{"rendered":"<p>Voici les outils libres permettant de travailler avec du Verilog.<\/p>\n<p><strong>Simulation<\/strong><\/p>\n<ul>\n<li><a href=\"http:\/\/iverilog.icarus.com\/\">Icarus Verilog<\/a> (iverilog): La base de la simulation en verilog. Mais iverilog fait bien plus que la simple simulation. Il est aussi capable de simuler du systemVerilog et est en bonne voie pour faire la simu VHDL. L&rsquo;objectif \u00e9tant de pouvoir faire de la simulation mixte<\/li>\n<li><a href=\"https:\/\/sourceforge.net\/projects\/gplcver\/\">cver<\/a>: Simulateur interpr\u00e9t\u00e9 permettant de simuler du verilog \u00e0 la norme IEEE 1364-1995. Supporte aussi quelques fonctionnalit\u00e9 du verilog 2001.<\/li>\n<li><a href=\"http:\/\/www.veripool.org\/wiki\/verilator\">verilator<\/a>: Ce simulateur v\u00e9rilog a la particularit\u00e9 de convertir le v\u00e9rilog \u00e0 simuler en code C++, qui une fois compil\u00e9, permet de simuler avec une rapidit\u00e9 comparable au meilleurs simulateurs privateurs du march\u00e9. Cela permet \u00e9galement de r\u00e9aliser ses testbench en <a href=\"http:\/\/www.accellera.org\/downloads\/standards\/systemc\">SystemC<\/a>.<\/li>\n<li><a href=\"https:\/\/sourceforge.net\/projects\/veriwell\/\">VeriWell<\/a>: Ancien simulateur privateur avec interface graphique pour windows qui a \u00e9t\u00e9 lib\u00e9r\u00e9 par Wellspring Solutions. Le manuel est disponible<a href=\"http:\/\/www.csit-sun.pub.ro\/courses\/cn1CB\/CompleteManual_Veriwell.pdf\"> en pdf<\/a>.<\/li>\n<li><a href=\"http:\/\/www.tachyon-da.com\/\">CVC<\/a>: logiciel de simulation full IEEE 1364, lib\u00e9r\u00e9 par la soci\u00e9t\u00e9 Tachyon Design Automation.<\/li>\n<\/ul>\n<p><strong>Conversion<\/strong><\/p>\n<ul>\n<li><a href=\"https:\/\/github.com\/google\/verible\">Verible<\/a>: un parseur SystemVerilog opensource de Google.<\/li>\n<li><a title=\"vhd2vl: Convertir du vhdl en verilog\" href=\"http:\/\/www.fabienm.eu\/flf\/vhd2vl-convertir-du-vhdl-en-verilog\/\">vhd2vl<\/a>: conversion de VHDL synth\u00e9tisable vers verilog. La version 2.4 est \u00e0 l&rsquo;arr\u00eat et l&rsquo;auteur souhaite son int\u00e9gration dans icarus. Le liens fourni est une version patch\u00e9e pour \u00eatre compilable sous Debian Jessie.<\/li>\n<li><a href=\"https:\/\/github.com\/steveicarus\/iverilog\/tree\/master\/vhdlpp\">vhdlpp<\/a>: fait parti du projet Icarus Verilog et permet de convertir du VHDL en Verilog.<\/li>\n<li><a href=\"https:\/\/github.com\/ghdl\/ghdl-yosys-plugin\">ghdl-yosys-plugin:<\/a> un plugin yosys permettant d&rsquo;utiliser GHDL (et donc du VHDL) pour la synth\u00e8se avec yosys.<\/li>\n<\/ul>\n","protected":false},"excerpt":{"rendered":"<p>Voici les outils libres permettant de travailler avec du Verilog. Simulation Icarus Verilog (iverilog): La base de la simulation en verilog. Mais iverilog fait bien plus que la simple simulation. Il est aussi capable de simuler du systemVerilog et est en bonne voie pour faire la simu VHDL. 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