l'usb dans un FPGA, état de l'art.

Un nouveau venu dans le monde du FPGA. La particularité de cette marque est de produire des FPGA sans «matrice de routage».
Les matrices de routage sont remplacées par des LUT.

Un petit cœur RISC-V pour faire du temps réel dur sur FPGA. By the CERN

Le process de release à l'air de bien tourner maintenant.

Micro-implémentations de Risc-V

reset vs initial en verilog

Oui, il est possible de faire des ASICs avec un budget limité et des outils open-source.

Un module fpga altera à $30

Vers l'infini et au delà ! Bientôt la synthèse libre pour Xilinx.

Le projet de reverse-engineering des FPGA Xilinx de la série 7. Par les auteurs de IceStorm -> projet de reverse engineering des FPGA ICE40 de Lattice.

La vidéo et les slide du 34c3

Le zynq reversé !

Tu veux voir mon sizi guy ?

Il va falloir suivre de près le CCC cette année (https://events.ccc.de/tag/34c3/) car visiblement il y a de l'annonce dans l'air. Notamment le reverse complet des FPGA de la série 7 de xilinx.
La libération des FPGA est en marche !

Qui y a-t-il dans la nouvelle release de Chisel 3.0.0 ? Beaucoup de chose permettant de dire que Chisel est maintenant un langage HDL mature.

Une toolchain libre pour les «FPGA» Greenpak4 de Silego. Des FPGA qu'on trouve embarqué dans des proc comme le PSoC de cypress : http://www.cypress.com/products/microcontrollers-mcus#tab1