Un papier de référence sur le franchissement de domaines d'horloges dans un FPGA.

Programme de conversion Verilog d'un composant écrit en SystemC

coude

Bientôt une version 3 de Chisel !

Un cours très complet sur Chisel et scala. Chisel est le nouveau langage «synthétisable par construction» qui doit envoyer VHDL et Verilog aux oubliettes de l'électronique ;)

Permet aussi de faire des schéma électrique, mais seulement pour des portes logique visiblement.

Librarie javascript de visualisation de chronogramme

Une chaine de developpement complètement open-source pour le FPGA !

EDN Europe Tindin !

Cette page d'idée pour le Google Summer of code 2015 regorge de projets et de liens intéressants sur l'open-source pour le FPGA

Héhé !
À quand du reverse sur les Xilinx et Altera ? Apparemment c'est pas si compliqué, mais personne n'ose s'y mettre car les contrats d'utilisations des logiciels verrouillent.

Le journaliste est un pur inculte. Le baratin qu'il sert dans cet article prouve qu'il n'a rien compris à l'électronique.
À aucun moment le mot «FPGA» n'est lâché ! Alors qu'Altera fait parti des deux leaders sur ce marché. Et il ne dit pas que Xilinx est le concurrent direct d'Altera ...
Faut qu'ils arrêtent la drogue ces boursicoteux.

<PUB>Chez armadeus on a un FPGA d'altera sur nos APF6_SP:http://www.armadeus.com/english/products-processor_boards-apf6_sp.html </PUB> ;)

Un petit article pour le FLF sur Verilator.

Petite expérience d'écriture de testbench avec verilator.

Créer un esclave Avalon-MM en VHDL