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Petit cours de l'enst
Un tutoriel pour les outils libre de synthèse VHDL Alliance.
Converting VHDL to Verilog.
Il y a un Wiki pour Chisel 3. Espérons que ça complétera bien la documentation officielle qui est un peu light.
Ça y est, première release de Chisel3. Un langage HDL Synthétisable Synchrone basé sur Scala.
Tutorial pour faire clignoter une led en clash
J'ai eu le même problème, mais c'était parce que je ne sourçait pas les settings.
Bientôt Fedora supportera l'architecture libre RISC-V !
Why not open-source
Python + Zynq = PYNQ
Ça y est, Xilinx se décide à intégrer le spartan dans la série 7 !
Un sniffer USB sur FPGA spartan6
PULPino, un processeur low power parallel basé sur l'architecture libre RISC-V. Le proc n'est pas seulement un «soft-core» il est déjà produit sous forme d'ASIC («not a Toy Design»)
Oubliez Quartus, ISE et autre vivado, passez à VDT !
N'utilisez pas SystemVerilog, passez plutôt à Cocotb (python)