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Ça fait plaisir de voir des articles sur les outils open source pour le FPGA en français :)
«skin» javascript pour visualiser des netlist json générées par Yosys
Résoudre les sudoku avec la verif formelle
La verification formelle est désormais possible en SpinalHDL \o/
Le tout avec les outils «classiques» opensource gravitant autour de Yosys.
Bonne année,
Et si on profitait de cette nouvelle année pour mettre de coté le Verilog/VHDL et passer à Chisel ?
Un tutoriel LiteX
Wow, j'avais complètement oublié que j'avais fait une dépêche sur le même sujet en 2018 ! (yosys): https://linuxfr.org/news/sortie-de-yosys-open-synthesis-suite-0-8
Peut-être devrais-je consulter ...
«FPGAParadox focuses on R&D related to FPGAs, digital design (preferably in SystemVerilog), and formal verification techniques. We have experience with industrial tools (Synopsys, Cadence, Siemens EDA) and OpenSource Tabby CAD.
This site is maintained by Diego Hdez <dhdezr [at] fpgaparadox [dot] com>. Diego also collaborates with YosysHQ and with DRISC Logic.»
Plein d'exemple de verif formel en VHDL avec symbiYosys.
La nouvelle entreprise de Clifford qui s'occupe de la maintenance et du développement de Yosys
Le logiciel de simulation ghdl a vraiment bien évolué. Il est désormais possible de s'en servir également pour la synthèse.
C'est ce que nous allons voir dans cette dépêche.
Le confinement ne fait vraiment pas du bien aux relations humaines.