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reset vs initial en verilog
«All to say: A small player could certainly design its own ASIC and have it fabricated with nothing more than some ingenuity and a few thousand dollars. But it wouldn’t be able to create a sophisticated design or use a state-of-the art technology node.»
Oui, il est possible de faire des ASICs avec un budget limité et des outils open-source.
La voila ! La carte avec un proc multi-core risc-v faisant tourner Linux.
Vers l'infini et au delà ! Bientôt la synthèse libre pour Xilinx.
Le projet de reverse-engineering des FPGA Xilinx de la série 7. Par les auteurs de IceStorm -> projet de reverse engineering des FPGA ICE40 de Lattice.
La vidéo et les slide du 34c3
Le zynq reversé !
Pour l'instant il faut un sdk séparé du sdk hifive pour compilé sur l'e310 du module lofive. Espérons qu'ils fusionnent, parce que c'est un peu lourd de compiler deux toolchains pour le même proc.
Tu veux voir mon sizi guy ?
Il va falloir suivre de près le CCC cette année (https://events.ccc.de/tag/34c3/) car visiblement il y a de l'annonce dans l'air. Notamment le reverse complet des FPGA de la série 7 de xilinx.
La libération des FPGA est en marche !
Développer en Rust sur le hifive1 ? c'est possible.
Le jeux d'instructions libre Risc-V est désormais officiellement supporté par Linux. À nous les processeurs intégralement libre, jusque au fond du silicium !
Qui y a-t-il dans la nouvelle release de Chisel 3.0.0 ? Beaucoup de chose permettant de dire que Chisel est maintenant un langage HDL mature.
Je le veux !
Une toolchain libre pour les «FPGA» Greenpak4 de Silego. Des FPGA qu'on trouve embarqué dans des proc comme le PSoC de cypress : http://www.cypress.com/products/microcontrollers-mcus#tab1
Documentation en ligne de VTR, l'autre logiciel libre de synthèse/packaging/placementroutage pour FPGA.