Mon article est disponible en intégralité sur le site d'opensilicium maintenant visiblement.

Après les ICE40 de lattice, voici bientôt les Coolrunner-II de xilinx supporté par Yosys \o/

Retour d'expérience d'un débutant Chisel.

Un microcontrôleur 8bits en VHDL

Un tuto sur le «framework» UVM dans le cas d'un driver Wishbone

Génération de test UVM à partir de diagramme wavedrom

Un autre HDL en Haskell

Je viens d'avoir une révélation ;)

Mise à jour de ma «carte» des différents logiciels open source pour le FPGA

Une petite note de blog sur cocotb

Encore un nouveau langage HDL ?

Comment utiliser Cocotb pour générer de beaux chronogramme wavedrom.

Firrtlator est au firrtl ce que Verilator est au verilog : un «compilateur» transformant du FIRRTL en classe C++ pour la simulation rapide.

ps: firrtl est un langage de «netlist» utilisé comme intermédiaire avec Chisel3.

Un kit de dev complet pour le SiFive (microcontrôleur libre basé sur RISC-V)

Les projets google summer of code 2017 soutenus par librecore

Font chier ces français avec leur virgule à la con ;)
M'enfin bon, xilinx vient de sortir une nouvelle version et n'a rien corrigé, alors que c'est un bug (bien pourri) connu depuis longtemps visiblement.

Pour convertir du Python en verilog/vhdl, en utilisant MyHDL