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Bluespec

Langage de description matériel fraîchement libéré.

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RSS Actualités

  • Google Research Releases Circuit Training, an Open-Source Framework for Automated Chip Floorplanning - AB Open 21 janvier 2022
    Google publie le code d'un outil pour faire du «floorplanning» avec de l'IA. En plus d'être open-source, l'outil est incroyablement plus performant que l'humain pour la conception d'ASIC (et de FPGA ?)(Permalink)
  • * import chisel3._ class Example extends Module { val a, b, c = IO(Input(Bool())) val d, e, f = IO(Input(Bool())) val foo, bar = IO(Input(UInt(8.W))) val out = IO(Output(UInt(8.W))) val myReg = RegInit(0.U(8.W)) out := myReg when (a && b && c) { myReg := foo } when (d && e && f) { myReg := bar } } println(getVerilogString(new Example)) - Scastie 21 janvier 2022
    Chisel version 3.5.0 sur scatie(Permalink)
  • Building a SoC with Litex. – controlpaths. 19 janvier 2022
    Construire un SoC (System on Chip) en 5 minutes avec Litex.(Permalink)
  • import chisel3._ import chisel3.stage.ChiselStage class Foo extends Module { val io = IO(new Bundle { val in = Input(Bool()) val out = Output(Bool()) }) io.out := ~io.in } println((new ChiselStage).emitVerilog(new Foo)) - Scastie 17 janvier 2022
    Pour tester des bouts de code  Chisel en ligne(Permalink)
  • Release Chisel v3.5.0 · chipsalliance/chisel3 12 janvier 2022
    Chisel 3.5.0 est sorti. Avec quelques nouveautés majeur comme le test formel avec chiseltest.(Permalink)
  • zwenergy/gbaHD: A GBA to DVI converter. 10 janvier 2022
    Ho, l'équivalent de mon GbHDMI mais pour Game Boy Advance ! https://github.com/Martoni/GbHdmi(Permalink)
  • Tales from Beyond the Register Map: Edalize 0.3.0 7 janvier 2022
    Edalyze version 0.3.0(Permalink)
  • Chisel, construire du matériel en langage Scala | Connect - Editions Diamond 3 janvier 2022
    Bonne année, Et si on profitait de cette nouvelle année pour mettre de coté le Verilog/VHDL et passer à Chisel ?(Permalink)
  • python lobbyists at SystemVerilog IEEE 1800 needed | LinkedIn 29 décembre 2021
    Un ou une lobbyiste Python est requise à l'IEEE pour faire passer le langage pour la verification ASIC/FPGA(Permalink)
  • Open source SystemVerilog tools in ASIC design | Google Open Source Blog 29 décembre 2021
    Pourrons nous bientôt faire du SystemVerilog avec des logiciels open source ?(Permalink)

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