Front de Libération des FPGA

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Bluespec

Langage de description matériel fraîchement libéré.

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RSS Actualités

  • rubyRTL 15 juin 2021
    Encore un langage de description hardware que je ne connaissais pas : RubyRTL. Bon par contre difficile de trouver beaucoup de doc dessus.(Permalink)
  • Verilog Simulation with Verilator and SDL | Project F - FPGA Development 11 juin 2021
    (Permalink)
  • Weak precondition cover and witness for SVA properties — YosysHQ-AppNote-120 documentation 5 juin 2021
    «Application note» sur la méthode formelle par YosysHQ(Permalink)
  • Les outils open source pour le FPGA – Live embedded event 2021 | Front de Libération des FPGA 4 juin 2021
    La présentation a été compliquée, mais elle sera sans doute en ligne prochainement. Pour avoir les diapo c'est par là.(Permalink)
  • SSTIC2021 » Programme du 2 au 4 juin 2021 2 juin 2021
    Cette année le SSTIC est gratuit et en ligne. Pas besoin de subir le crachin breton ;)(Permalink)
  • Pikchr: Pikchr Examples 22 mai 2021
    Pour faire des diagrammes facilement pour sa doc ?(Permalink)
  • Implementing a FIR filter using folding. – controlpaths. 19 mai 2021
    Comment «plier» un filtre FIR pour économiser des blocs multiplieurs dans un FPGA.(Permalink)
  • djg/verilated-rs: Verilator Porcelain 7 mai 2021
    J'étais sur que ça existait : Verilator en Rust. Faudra tester à l'occasion.(Permalink)
  • Using Xilinx Open Source FPGA Toolchain on Docker Containers | by Carlos Eduardo | Apr, 2021 | Medium 6 mai 2021
    (Permalink)
  • alainmarcel/Surelog: SystemVerilog 2017 Pre-processor, Parser, Elaborator, UHDM Compiler. Provides IEEE Design/TB C/C++ VPI and Python AST API. Compiles on Linux gcc, Windows msys2-gcc & msvc, OsX 6 mai 2021
    Un parseur SystemVerilog(Permalink)

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