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SpinalHDL

Langage de description matériel basé sur Scala.

  • Spinal HDL va-t-il remplacer Chisel ?

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Flux Actualités

  • ODE4EC 17 août 2026
    Site officiel de l'Open Design Environment for European Chips — Permalink
  • cachanova/synth-explorer: Compiler Explorer for RTL: synthesize Verilog with Yosys and explore timing paths, logic depth, and fanin/fanout interactively 17 juillet 2026
    Un explorateur de circuits générés/synthétisé avec yosys. Pour visualiser graphiquement le schema RTL généré par yosys ! — Permalink
  • GitHub - lcapossio/fpgacapZero: fcapz: Open-source, vendor-agnostic full-featured FPGA debug cores. Embedded Logic analyzer, Embedded I/O and Embedded JTAG-AXI · GitHub 1 juin 2026
    fcapz: Open-source, vendor-agnostic full-featured FPGA debug cores. Embedded Logic analyzer, Embedded I/O and Embedded JTAG-AXI - lcapossio/fpgacapZero — Permalink
  • Coding Style Guidelines for VHDL & Verilog – Nandland 2 mars 2026
    — Permalink
  • GitHub - janestreet/hardcaml: Hardcaml is an OCaml library for designing hardware. 13 février 2026
    Un language HDL en Caml. Qui peut même servir à faire un PCB avec de la logique discrète https://atx.name/electronics/hardcaml-to-74-series-logic/ — Permalink
  • Ex0232 FPGA, première partie - CPU ⬜ Carré Petit Utile 12 février 2026
    Dans cette release : Une révolution programmable, un proto à 200 MHz, un FPGA pour les simuler tous, et un réseau de neurones sur 4 bits ! Nous recevons Fred Requin, alias — Permalink
  • Mastodon HDL synthesis icepi 9 février 2026
    Un bot qui prend le code HDL qu'on lui envoi en privé via mastodon, le synthétise pour une carte icepi-zero et l'exécute en récupérant la sortie vidéo pour la poster ensuite sur mastodon. Sympa pour celleux qui n'ont pas les moyen d'avoir un kit de dev à la maison. — Permalink
  • Icepi Zero Bot's blog — Wafrn 30 janvier 2026
    Envoyez lui un code HDL (Verilog, VHDL, amaranth, ..) il l'exécutera pour vous sur un vrai FPGA et vous retournera la vidéo ;) — Permalink
  • Bug de l’an 2026 | Front de Libération des FPGA 16 janvier 2026
    — Permalink
  • Device Clock Generation 18 décembre 2025
    After building a CPU, utilities forhandling bus interconnects, several DMAsand memory controllers, I often find my time focused on building interfacesbetween... — Permalink

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