-
Nous avons remarqué que vous n'utilisez PAS de bloqueur de publicités !
Pour préserver votre cerveau, et nettoyer le web nous vous conseillons l'installation d'un bloqueur.
uBlock Origin est l'une des extensions firefox la plus respectueuse de votre vie privée, n'hésitez pas à l'installer.
Liens à lire- HTML Can Do That · Chris Burnell 20 août 2026coude — Permalink
- ODE4EC 17 août 2026Site officiel de l'Open Design Environment for European Chips — Permalink
- Résolution de la rentrée : quitter WhatsApp - Formateur, référenceur et créateur de sites internet sur Poitiers 17 août 2026Et si on profitait de la rentrée pour prendre de bonnes résolutions ? — Permalink
- How to make error-diffused QR codes - Liens en vrac de sebsauvage 17 août 2026Sympa. — Permalink
- moonshine-ai/moonshine: Very low latency speech to text, intent recognition, and text to speech, for building voice agents and interfaces 23 juillet 2026Une interface vocale pour microcontrôleur. — Permalink
- cachanova/synth-explorer: Compiler Explorer for RTL: synthesize Verilog with Yosys and explore timing paths, logic depth, and fanin/fanout interactively 17 juillet 2026Un explorateur de circuits générés/synthétisé avec yosys. Pour visualiser graphiquement le schema RTL généré par yosys ! — Permalink
- Frame - Media conversion reimagined - Liens en vrac de sebsauvage 15 juillet 2026Une interface graphique pour ffmpeg écrite en Rust. — Permalink
- Aegis Authenticator - Liens en bazar 9 juillet 2026Une appli d'otp recommandé — Permalink
- Sécuriser l’embarqué face au quantique : Mise en œuvre avec Yocto | Linux Embedded 29 juin 2026— Permalink
- Rust Prevents Data Races, Not Race Conditions | corrode Rust Consulting 18 juin 2026coude — Permalink
- HTML Can Do That · Chris Burnell 20 août 2026
Archives par mot-clé : VIVADO
Comment indiquer la version de son projet dans le bitstream vivado ?
En règle générale on aime bien avoir la version du firmware générée sur lequel tourne notre FPGA. Cependant, pour intégrer une date de compile, une version de logiciel ou autre dans un bitstream, cela ne se fait pas très simplement. … Continuer la lecture
Comment configurer son FPGA en mode console avec Vivado
Il est assez pénible de devoir lancer l’interface graphique vivado et d’ouvrir un projet juste pour aller «flasher» un bitstream sur un FPGA. Surtout quand on est sorti du «mode développement» pour passer en «mode usage» de notre FPGA. Voici … Continuer la lecture