Chisel

Chisel est un langage développé par l’université de Berkley et basé sur Scala permettant de générer du Verilog pour la synthèse et du C++ pour la simulation.

Chisel: Le site officiel
Chisel tips.
Chisel3: Les sources sur Github
Une liste de projets utilisant chisel.

On trouve aussi une tentative de règles de codage initiées par ccelio sur github. Sans parler du projet de réécriture de Chisel «from scratch» nommé spinalHDL lancé par Dolu1990.

Evaluating VHDL Code Coverage Using GHDL and gcov | devsaurus.github.io 27 mai 2022
(Permalink)
cucapra/dahlia: Time-sensitive affine types for predictable hardware generation 12 mai 2022
Un langage de programmation HLS(Permalink)
Découverte du FPGA européen, le GateMate de CologneChip | Front de Libération des FPGA 2 mai 2022
(Permalink)
frwang96/verik: Verik toolchain 8 avril 2022
Langage de description HDL basé sur Kotlin(Permalink)
Floating Point arithmetic in High Level VHDL - Hardware Descriptions 31 mars 2022
Calcul flottant en VHDL synthétisable sur un Trion d'Efinix(Permalink)
FPGA made in germany – GateMate FPGA CCGM1A1, 324 BGA 24 mars 2022
Ça y est il est sorti \o/ Le FPGA made in germany.(Permalink)
sv2chisel, le convertisseur (System)Verilog vers Chisel | Front de Libération des FPGA 23 mars 2022
(Permalink)
ULX3S | Front de Libération des FPGA 17 mars 2022
6 LEDs qui clignotent sur ulx3s vite vite vite.(Permalink)
pyuvm/pyuvm: The UVM written in Python 17 mars 2022
Pour faire de l'UVM mais en python avec Cocotb(Permalink)
Real-Time dynamic simulation with FPGA vol 1 : the space of states - Hardware Descriptions 14 mars 2022
Attention ça pique: Voici un simulateur de circuit électronique analogique écrit en VHDL SYNTHÉTISABLE ! Ce qui signifie que la simulation est effectuée sur un FPGA, en temps réel ! À suivre(Permalink)

L	M	M	J	V	S	D
						1
2	3	4	5	6	7	8
9	10	11	12	13	14	15
16	17	18	19	20	21	22
23	24	25	26	27	28	29
30	31